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↓在全部中搜索到 190 條關(guān)于“SystemVerilog”的信息，用時(shí):0.046 sec.

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（6）

[color=#0000FF][b] [/b][/color]3.3XVC管理器(XVC manager) [color=#0000FF][b] [/b][/color]XVC管理器是一個(gè)用于高層次XVC之間同步而可選的驗(yàn)證單元。用戶可根據(jù)系統(tǒng)或一個(gè)具體測(cè)試對(duì)同步或XVC控制機(jī)制進(jìn)行定義。驗(yàn)證環(huán)境中只能例化XVC管理器一次；當(dāng)需要運(yùn)用多個(gè)管理器時(shí)則需要在另外一個(gè)層次中...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（5）

3 SystemVerilog驗(yàn)證方法學(xué)：ESL [color=#0000FF][b] [/b][/color]3.1系統(tǒng)級(jí)驗(yàn)證介紹 [color=#0000FF][b] [/b][/color]通常術(shù)語中，電子系統(tǒng)指的是一個(gè)設(shè)計(jì)總包含模塊獨(dú)立設(shè)計(jì)，模塊獨(dú)立驗(yàn)證以及模塊之間底層互聯(lián)。系統(tǒng)級(jí)驗(yàn)證指的是對(duì)這些獨(dú)立模塊（block）之間是否能正確交互的驗(yàn)證。每一...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（4）

[color=#0000FF][b][/b][/color]2.3結(jié)果檢查 [color=#0000FF][b] [/b][/color]雖然帶約束隨機(jī)激勵(lì)產(chǎn)生方式能快速生成很多測(cè)試情況，還需要對(duì)結(jié)果進(jìn)行檢查以確保設(shè)計(jì)對(duì)所有用例執(zhí)行結(jié)果正確。結(jié)果檢查分為數(shù)據(jù)檢查和協(xié)議檢查。數(shù)據(jù)檢查依賴于測(cè)試平臺(tái)能力。需要測(cè)試平臺(tái)記錄被測(cè)試設(shè)計(jì)輸出結(jié)果順序變...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（3）

[color=#0000FF][b] [/b][/color]1.6小結(jié) [color=#0000FF][b] [/b][/color]SystemVerilog語言提供了建立一個(gè)成熟驗(yàn)證環(huán)境所需要的所有結(jié)構(gòu)及特點(diǎn)。這樣的驗(yàn)證環(huán)境應(yīng)該包括帶約束的隨機(jī)激勵(lì)產(chǎn)生，覆蓋率驅(qū)動(dòng)驗(yàn)證，以及斷言。《VMMforSystemVerilog》描述了如何用SystemVerilog語言開發(fā)先進(jìn)驗(yàn)證環(huán)境。...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（2）

[color=#0000FF][b][/b][/color]1.4覆蓋率驅(qū)動(dòng)驗(yàn)證 [color=#0000FF][b] [/b][/color]貫穿驗(yàn)證過程中的覆蓋率測(cè)量數(shù)據(jù)有兩方面重要作用。一方面能明確指出設(shè)計(jì)中還沒有被充分驗(yàn)證到的部分，確定驗(yàn)證過程中空洞。通過回答下一步如何去做這樣的關(guān)鍵問題，有助于指引驗(yàn)證需要努力的方向。比如，需要補(bǔ)充...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（1）

[b]1 SystemVerilog驗(yàn)證方法學(xué)介紹 [/b] [color=#0000FF][b] [/b][/color]芯片驗(yàn)證中雖然傳統(tǒng)驗(yàn)證方法盡力保持技術(shù)更新步伐以適應(yīng)設(shè)計(jì)尺寸以及復(fù)雜度的增加，但驗(yàn)證依然是當(dāng)前SoC以及可重用IP模塊設(shè)計(jì)中面臨的最大挑戰(zhàn)。解決這個(gè)問題的方法是采用有豐富語義支持的標(biāo)準(zhǔn)語言，以及可重用，覆蓋率為...
2015-01-23

--BBS主題帖: systemverilog 小代碼

[align=left]網(wǎng)上關(guān)于systemverilog的教材不是很多，也沒代碼說明。[/align][align=left]自己學(xué)的時(shí)候，把它的一些跟verilog不太同的特殊地方寫了點(diǎn)小代碼，仿仿真以便以后學(xué)習(xí)。[/align] [align=left][color=#ff0000]枚舉：[/color] module test_typedef(); typedef enum {red,green,blue,ye...
2014-06-16

--BBS主題帖: SystemVerilog語言簡(jiǎn)介

[align=center][align=center][b][font=宋體][size=18.0pt]SystemVerilog[/size][/font][/b][b][font=宋體][size=18.0pt]語言簡(jiǎn)介[attach]12885[/attach][/size][/font][/b][/align][/align]
2011-09-13

--BBS主題帖: CADENCE與MENTOR通過SYSTEMVERILOG驗(yàn)證方法學(xué)實(shí)現(xiàn)協(xié)作

Cadence設(shè)計(jì)系統(tǒng)公司與Mentor Graphics宣布他們將會(huì)讓一種基于IEEE Std. 1800-2005 SystemVerilog標(biāo)準(zhǔn)的驗(yàn)證方法學(xué)標(biāo)準(zhǔn)化。開放式驗(yàn)證方法學(xué)（Open Verification Methodology, OVM）將會(huì)面向設(shè)計(jì)師和驗(yàn)證工程師帶來一種不受工具約束的解決方案，促進(jìn)數(shù)據(jù)的可移植性和可互用性。它實(shí)現(xiàn)了SystemVerilog的...
2007-08-17

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