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應(yīng)用開發(fā)

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用高級語言進行設(shè)計和調(diào)試：SystemVerilog的挑戰(zhàn)和機遇

面對著設(shè)計復(fù)雜性的日益增加、IC容量的擴大、成本的上升、風(fēng)險的提高、工程產(chǎn)量的停滯甚至衰退，以及推向市場的速度的減慢，我們整個行業(yè)把希望寄托在高級的設(shè)計、驗證和調(diào)試語言上。這些語言是建立在過去的經(jīng)驗和教訓(xùn)上的，并結(jié)合了最近的成果，開啟了一扇通往創(chuàng)新設(shè)計、驗證和調(diào)試的門。SystemVerilo...
2012-04-08

開放式驗證方法學(xué)實現(xiàn)SystemVerilog對開放性和互操作性的承諾

Cadence Design Systems和Mentor Graphics公司將推出針對設(shè)計工程師和驗證工程師的開放式驗證方法學(xué)(OVM)，這是一種獨立于工具的聯(lián)合方法學(xué)，它可以促進數(shù)據(jù)可移植性和互操作性。其內(nèi)部具有經(jīng)過時間考驗的用于VIP的互操作性機制、事務(wù)級和RTL模型以及與在生產(chǎn)流程中普遍采用的其它語言的完全集成。OVM還...
2012-04-01

SystemVerilog已在驗證領(lǐng)域立穩(wěn)腳跟

簡單明了的Verilog硬件描述語言是一種純粹的為IC設(shè)計人員開發(fā)的語言，它包含用于生成一個綜合到門級所需IC網(wǎng)表的所有構(gòu)件。但是對今天極度復(fù)雜的IC設(shè)計而言，它已無法滿足驗證領(lǐng)域的需求。幾年前，Accellera的SystemVerilog工作組開始尋求在Verilog基礎(chǔ)之上創(chuàng)建一種新的設(shè)計語言，并通過增加一系...
2012-03-16

通過將SystemC和SystemVerilog集成在單個環(huán)境中獲得事務(wù)級建模和高級驗證功能

盡管業(yè)界對SystemC或SystemVerilog哪個更適用于系統(tǒng)設(shè)計和驗證仍有爭論，但已經(jīng)不需要在兩個之間作出選擇。通過互補的方式對它們高效地加以利用可以促進那些高級驗證方法的成功運用。這些高級驗證方法通常會采用受限隨機測試生成、功能覆蓋、聲明和事務(wù)級建模(TLM)功能。通過支持面向?qū)ο蟮木幊谭?..
2012-03-16

--BBS主題帖: UltraEdit的SystemVerilog關(guān)鍵詞設(shè)置共享[轉(zhuǎn)帖]

哈哈，我在網(wǎng)上找到的，覺得挺好的，就拿上來了，版權(quán)可是作者的??！我用UltraEdit時編輯的SystemVerilog關(guān)鍵詞高亮顯示設(shè)置，與大家共享。不妥或者需要改進之處請告訴btltz（bffv@china.com.cn）。把該文件替換UltraEdit目錄下同名文件即可。但是注意： ...
2005-12-28

--BBS主題帖: SystemVerilog語言簡介

SystemVerilog是一種硬件描述和驗證語言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述語言（HDL），并對其進行了擴展，包括擴充了C語言數(shù)據(jù)類型、結(jié)構(gòu)、壓縮和非壓縮數(shù)組、接口、斷言等等，這些都使得SystemVerilog在一個更高的抽象層次上提高了設(shè)計建模的能力。SystemVerilog由Accellera開發(fā)，它主...
2005-12-08

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