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↓在全部中搜索到 190 條關于“SystemVerilog”的信息，用時:0.042 sec.

--BBS主題帖: 七點入手讓你快速掌握FPGA開發

[font=微軟雅黑,]任何一個硬件工程師對FPGA都不會陌生，就好比C語言對于軟件工程師來說是必修課程一樣，只要是電子相關專業的學生，都要學習可編程邏輯這門課程。 FPGA的英文全稱是Field Programmable Gate Array，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。[/f...
2014-02-25

--BBS主題帖: Modelsim使用詳解(一) 轉載

[font=Arial, Helvetica, sans-serif][size=12px][b]作者：[/b][font=宋體][size=12px]李秋鳳，[url=http://www.embedu.org/]華清遠見嵌入式學院[/url]講師。[/size][/font][/size][/font] [font=宋體][size=12px]FPGA的設計過程中，modelsin是我們最常用的工具之一，大部分FPGA的初學者對Modelsim的使...
2014-02-22

--BBS主題帖: SOC設計驗證方法的探索

[b]關鍵字：[url=http://www.ednchina.com/SEARCH/ART/SOC.HTM]SOC[/url] [url=http://www.ednchina.com/SEARCH/ART/RTL.HTM]RTL[/url] [url=http://www.ednchina.com/SEARCH/ART/MCU.HTM]MCU[/url] [url=http://www.ednchina.com/SEARCH/ART/EDA.HTM]EDA[/url] [url=http://www.ednchina.com/...
2014-02-18

--BBS主題帖: Incisive 12.2版本融入Cadence驗證IP，SoC驗證效率提高50%

[font=宋體, arial]　全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，今天公布了一個新版的尖端功能驗證平臺與方法學，擁有全套最新增強功能，與之前發布的版本相比，可將SoC驗證效率提高一倍。 Incisive ®12.2提供了兩倍性能，全新Incisive調試分析器產品，全新低功耗建模，以及當...
2013-05-12

--BBS主題帖: 新版Cadence Incisive平臺可將SoC驗證效率提升一倍

加州圣荷賽，2013年1月22日 —全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，今天公布了一個新版的尖端功能驗證平臺與方法學，擁有全套最新增強功能，與之前發布的版本相比，可將SoC驗證效率提高一倍。 Incisive 12.2提供了兩倍性能，全新Incisive調試分析器產品，全新低功耗建模，以及...
2013-03-14

--BBS主題帖: 那些年，我們拿下了FPGA-第6章-Verilog or VHDL?(2)

VHDL 基本結構Verilog HDL和VHDL都是由于邏輯設計的硬件語言，并且都已成為IEEE標準，嚴格來講，VHDL要比verilog先一步成為IEEE標準的。在上一節的基礎講了Verilog HDL基本結構的基礎上，這一節來講講VHDL的基本結構。 VHDL的基本設計單元結構包括程序包說明、實體說明和結構體說明三部分。同樣的二...
2012-10-22

--BBS主題帖: 賽靈思Vivado設計套件答疑

Vivado™ 設計套件是什么？集成的設計環境——Vivado 設計套件包括高度集成的設計環境和新一代從系統到 IC 級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統約束 (SDC) 以及其它...
2012-05-10

--BBS主題帖: Vivado震撼來襲 FPGA進入全面可編程時代

更多資訊請關注：嵌入式開發者網站 4年數百名研發工程師的夜以繼日，1年100多家客戶和聯盟計劃成員的親身測試，4月25日，在外界毫無征兆的情況下，賽靈思（Xilinx）公司宣布推出全新的Vivado設計套件。Xilinx全球高級副總裁湯立人表示，Vivado不是已有15年歷史的ISE設計套件的再升級（ISE采用的是當時...
2012-05-06

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