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↓在新聞中搜索到 23 條關于“SystemVerilog”的信息，用時:0.002 sec.

Agile Analog在歐洲RISC－V峰會上推出首個完整的RISC－V模擬IP子系統(tǒng)

加快RISC-V物聯(lián)網(wǎng)應用的上市時間 RISC-V物聯(lián)網(wǎng)應用可定制的模擬IP公司Agile Analog在巴塞羅那舉行的歐洲RISC-V峰會（6月5日至9日）上推出了首個用于RISC-V應用的完整模擬IP子系統(tǒng)。最初的子系統(tǒng)包括典型的電池供電物聯(lián)網(wǎng)系統(tǒng)所需的所有模擬IP，包括電源管理單元（PMU）、睡眠管理單元（SMU）和數(shù)據(jù)...
Agile AnalogRISC－V峰會 2023-06-06

本土 EDA 新進展：芯華章正式發(fā)布四款擁有自主知識產(chǎn)權的數(shù)字驗證 EDA 產(chǎn)品

24日，EDA（集成電路設計工具）智能軟件和系統(tǒng)企業(yè)芯華章正式發(fā)布四款擁有自主知識產(chǎn)權的數(shù)字驗證 EDA 產(chǎn)品，以及統(tǒng)一底層框架的智 V 驗證平臺。芯華章表示，本次發(fā)布的平臺及產(chǎn)品，在實現(xiàn)多工具協(xié)同、降低 EDA 使用門檻的同時，提高芯片整體驗證效率。它們分別具備以下優(yōu)勢：智 V 驗證平臺（Fus...
EDA芯華章 2021-11-25

新思科技推出業(yè)界首個完整HBM3 IP和驗證解決方案，加速多裸晶芯片設計

· DesignWare HBM3控制器、PHY和驗證IP能夠降低集成風險，極大提高了2.5D多裸晶芯片系統(tǒng)的內(nèi)存性能 · 具有靈活配置選項的低延遲HBM3控制器可增強內(nèi)存帶寬 · 在5納米工藝中...
新思科技 2021-10-22

集成電路高速發(fā)展，中國新興EDA如何乘風破浪？

從信息通訊、工業(yè)交通等傳統(tǒng)領域，到大數(shù)據(jù)、AI、自動駕駛、5G等熱點應用，芯片無處不在。在摩爾定律推動下，芯片設計愈加復雜，對上游EDA工具的依賴越來越高。美國Andrew.B.Kahng教授統(tǒng)計分析，如果不使用EDA工具，設計一顆28nm SoC大約需要77億美元，而借助EDA工具，這筆費用會下降至4000萬美元。這無...
EDA集成電路 2021-10-14

進一步降低RISC－V芯片的門檻，西部數(shù)據(jù)核心開源

近來，一個名為SweRVolf 項目亮相，這是一個完全開放的片上系統(tǒng)，也是Western Digital 的 RISC-V SweRV 內(nèi)核的參考平臺。最近，它宣布了一個重要的新版本，承諾為那些希望進行實驗的人降低進入門檻。“Western Digital于 2018 年發(fā)布了第一個 SweRV 內(nèi)核 EH1，”Qamcom 高級數(shù)字設計工程師兼自由和開源...
RISC－V芯片FPGA 2021-09-18

新思科技推出新一代交互式代碼開發(fā)平臺Euclide，提升設計和驗證效率

要點：交互式增量分析可及早發(fā)現(xiàn)設計錯誤正確構建代碼方式可確保Design Compiler和ZeBu的RTL兼容性實時檢查功能有助于避免驗證平臺錯誤帶來的損失并提高VCS性能與Verdi集成有助于實現(xiàn)無縫調(diào)試和代碼開發(fā) 內(nèi)置SystemVerilog/UVM兼容性檢查可確保整個驗證團隊...
新思科技 2021-03-23

新思科技推出業(yè)界首個CXL 2．0 VIP解決方案，實現(xiàn)SoC性能突破

新思科技（Synopsys, Inc., 納斯達克股票代碼：SNPS）近日宣布推出業(yè)界首個支持Compute Express Link™ (CXL™) 2.0的驗證IP （VIP），以實現(xiàn)數(shù)據(jù)密集型片上系統(tǒng)（SoC）的性能突破。CXL是新一代開放標準的互聯(lián)技術，可在CPU、加速器以及內(nèi)存擴展設備之間建立高速的互聯(lián)生態(tài)系統(tǒng)，其中加...
新思科技 2020-12-18

新思科技發(fā)布業(yè)界首個用于下一代DRAM／DIMM設計的JEDEC DDR5驗證IP

新思科技宣布推出業(yè)界首個用于Double Date Rate 5 (DDR5) DRAM/DIMM且符合JEDEC DDR5 (JESD79-5)標準的驗證IP (VIP)。DDR5是隨機存取存儲器(RAM)的下一代標準。新規(guī)范為云、物聯(lián)網(wǎng)、高性能服務器和工作站、超大規(guī)模數(shù)據(jù)中心和大數(shù)據(jù)等廣泛的企業(yè)應用帶來更高的性能和更低的功耗。新思科技VC VIP...
新思科技JEDEC DDR5驗證IP 2020-08-27

Imperas Software宣布成立OpenHW Group

Imperas Software宣布成立OpenHW Group，這是一家非營利組織，旨在促進硬件和軟件設計師在開源IP開發(fā)方面的合作，可使用Imperas的RISC-V參考模型建立的CORE-V處理器驗證測試臺。成立該組織是為了向OpenHW Group生態(tài)系統(tǒng)和開源硬件社區(qū)提供更高質(zhì)量的IP核心。 OpenHW Group的創(chuàng)始人兼首席執(zhí)行官Rick ...
Imperas SoftwareOpenHW Group 2020-07-22

MathWorks 通過 Universal Verification Methodology (UVM) 支持加快 FPGA 和 ASIC 驗證速度

HDL Verifier 從 Simulink 自動生成 UVM 組件和測試平臺 MathWorks今天宣布，HDL Verifier 從現(xiàn)已上市的 Release 2019b 開始提供對 Universal Verification Methodology (UVM) 的支持。HDL Verifier 能夠讓開發(fā) FPGA 和 ASIC 設計的設計驗證工程師直接從...
MathWorksFPGA和ASIC設計 2020-03-02

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