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↓在 論壇帖子 中搜索到 110 條關(guān)于“SystemVerilog”的信息，用時(shí):0.002 sec.

--BBS主題帖: 如何采用SystemVerilog來改善基于FPGA的ASIC原型

[color=#333333][font=微軟雅黑, Tahoma,] ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時(shí),需要幾個(gè)FPGA來實(shí)現(xiàn),這就需要考慮如何來連接ASIC設(shè)計(jì)中所有...
2015-08-21

--BBS主題帖: SystemVerilog語言簡介

[font=微軟雅黑, Tahoma,]1. 接口（Interface） Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè)計(jì)的細(xì)節(jié)。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，...
2015-06-28

--BBS主題帖: 通過將SystemC和SystemVerilog集成在單個(gè)環(huán)境中獲得事務(wù)級建模和高級驗(yàn)證功能

[color=#333333][font=微軟雅黑, Tahoma,]盡管業(yè)界對SystemC或SystemVerilog哪個(gè)更適用于系統(tǒng)設(shè)計(jì)和驗(yàn)證仍有爭論，但已經(jīng)不需要在兩個(gè)之間作出選擇。通過互補(bǔ)的方式對它們高效地加以利用可以促進(jìn)那些高級驗(yàn)證方法的成功運(yùn)用。這些高級驗(yàn)證方法通常會采用受限隨機(jī)測試生成、功能覆蓋、聲明和事務(wù)級建模(...
2015-04-30

--BBS主題帖: SystemVerilog已在驗(yàn)證領(lǐng)域立穩(wěn)腳跟

[font=微軟雅黑, Tahoma,]簡單明了的Verilog硬件描述語言是一種純粹的為IC設(shè)計(jì)人員開發(fā)的語言，它包含用于生成一個(gè)綜合到門級所需IC網(wǎng)表的所有構(gòu)件。但是對今天極度復(fù)雜的IC設(shè)計(jì)而言，它已無法滿足驗(yàn)證領(lǐng)域的需求。幾年前，Accellera的SystemVerilog工作組開始尋求在Verilog基礎(chǔ)之上創(chuàng)建一種新的設(shè)計(jì)...
2015-04-28

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（9）

vmm_xvc_manager類相對xvc_manager還提供了幾個(gè)附加元素（elements），包括控制行為知曉（notificationsto controlcations），一個(gè)預(yù)定義的命令文件結(jié)構(gòu)，一個(gè)包括行為控制，事件控制，中斷，執(zhí)行，日志的命令格式。因?yàn)檫@個(gè)命令文件描述測試情節(jié)，因而不需要重新編譯測試平臺或者DUT運(yùn)行不同情節(jié)。用戶...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（8）

vmm_log類提供了ＶＭＭ信息（message）服務(wù)接口，這樣不論其來源，所有信息能被有效體現(xiàn)出來。信息服務(wù)基于幾個(gè)概念來描述及控制信息：信息來源（transactor,generator,test case等）信息過濾器（promote,demote,suppress 信息）信息類型（failure,timing error,debug in...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（7）

3.5 事務(wù)級模型（Transaction-level models）文章中描述的系統(tǒng)級驗(yàn)證方法在事務(wù)級中經(jīng)常需要承擔(dān)對DUT部分進(jìn)行建模任務(wù)。編寫一個(gè)完整設(shè)計(jì)事務(wù)級模型是現(xiàn)代驗(yàn)證方法學(xué)一部分。對一些情況，設(shè)計(jì)中第一個(gè)模塊是在RTL級編寫，設(shè)計(jì)中事務(wù)級模塊編寫似乎是花費(fèi)昂貴的行為，因此實(shí)際設(shè)計(jì)中常貶低這種...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（6）

[color=#0000FF][b] [/b][/color]3.3XVC管理器(XVC manager) [color=#0000FF][b] [/b][/color]XVC管理器是一個(gè)用于高層次XVC之間同步而可選的驗(yàn)證單元。用戶可根據(jù)系統(tǒng)或一個(gè)具體測試對同步或XVC控制機(jī)制進(jìn)行定義。驗(yàn)證環(huán)境中只能例化XVC管理器一次；當(dāng)需要運(yùn)用多個(gè)管理器時(shí)則需要在另外一個(gè)層次中...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（5）

3 SystemVerilog驗(yàn)證方法學(xué)：ESL [color=#0000FF][b] [/b][/color]3.1系統(tǒng)級驗(yàn)證介紹 [color=#0000FF][b] [/b][/color]通常術(shù)語中，電子系統(tǒng)指的是一個(gè)設(shè)計(jì)總包含模塊獨(dú)立設(shè)計(jì)，模塊獨(dú)立驗(yàn)證以及模塊之間底層互聯(lián)。系統(tǒng)級驗(yàn)證指的是對這些獨(dú)立模塊（block）之間是否能正確交互的驗(yàn)證。每一...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗(yàn)證方法學(xué)（4）

[color=#0000FF][b][/b][/color]2.3結(jié)果檢查 [color=#0000FF][b] [/b][/color]雖然帶約束隨機(jī)激勵(lì)產(chǎn)生方式能快速生成很多測試情況，還需要對結(jié)果進(jìn)行檢查以確保設(shè)計(jì)對所有用例執(zhí)行結(jié)果正確。結(jié)果檢查分為數(shù)據(jù)檢查和協(xié)議檢查。數(shù)據(jù)檢查依賴于測試平臺能力。需要測試平臺記錄被測試設(shè)計(jì)輸出結(jié)果順序變...
2015-01-23

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