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↓在全部中搜索到 40 條關(guān)于“XilinxFPGA”的信息，用時:0.071 sec.

--BBS主題帖: 基于CPLD控制的聲信號發(fā)射系統(tǒng)設(shè)計

[b]1 引言[/b] [color=#333333][font=微軟雅黑, Tahoma,]　　在水下通信系統(tǒng)中，低功耗的聲信號發(fā)射電路設(shè)計對系統(tǒng)的作用距離遠(yuǎn)近及其精確度起著關(guān)鍵性的作用。介紹了一種利用CPLD控制的波形存儲方法，可以實(shí)現(xiàn)頻分和碼分兩種復(fù)用方式下的聲信號發(fā)射。經(jīng)過多次實(shí)驗驗證，該系統(tǒng)具有可行性。此外，...
2015-09-24

--BBS主題帖: 利用XilinxFPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

[font=微軟雅黑,][color=#0000C6]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機(jī)械。[/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@rcilab.i...
2015-02-27

--BBS主題帖: 利用XilinxFPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

[font=微軟雅黑,][color=#0000C6]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機(jī)械。[/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@rcilab.i...
2014-07-31

--BBS主題帖: 利用XilinxFPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

[font=微軟雅黑,][color=#0000C6][b]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機(jī)械。[/b][/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@r...
2014-07-30

基于XilinxFPGA的片上系統(tǒng)無線保密通信終端

基于XilinxFPGA的片上系統(tǒng)無線保密通信終端引言利用軟件實(shí)施加密算法已經(jīng)成為實(shí)時安全通信系統(tǒng)的重要瓶頸。標(biāo)準(zhǔn)的商品化CPU和DSP無法跟上數(shù)據(jù)加密算法的計算速度要求。此外，CPU和DSP需要完成太多的其他任務(wù)?；贔PGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力，并...
2011-04-29

--BBS主題帖: [原創(chuàng)]求XilinxFPGA各類下載方式的區(qū)別

Xilinx系列的FPGA有很多下載方式，對于各種下載方式有什么區(qū)別呢？在硬件設(shè)計上的區(qū)分，多余設(shè)定的硬件工作模式，可以選擇不同的下載方式嗎？對于同一種模式，并口下載方式和USB下載方式有區(qū)別嗎？期待高手解答。
2008-04-21

--BBS主題帖: 求助：關(guān)于xilinxfpga的全局時鐘問題

大家好，我想請教一下關(guān)于全局時鐘的問題：1、通過ise的ip core生成一個輸入為50MHz，輸出為150MHz的時鐘，這個模塊的輸出是clkfx_out，我在頂層模塊中調(diào)用這個全局時鐘生成模塊，使glaobal_clk<=clkfx_out，用global _clk作為其它模塊的輸入時鐘信號。大家認(rèn)為我的全局時鐘生成方法對嗎？2、如果以...
2007-12-14

--BBS主題帖: 求助：關(guān)于xilinxFPGA的時鐘問題

大家好，我現(xiàn)在有幾個問題要請教一下：1、我是用ise自帶的ip core generation 產(chǎn)生的一個輸入時鐘50M，再倍頻到150M的時鐘信號clkfx的模塊，再作為一個實(shí)例在頂層模塊中聲明調(diào)用，來產(chǎn)生全局時鐘clk，但是通過modelsim仿真時不能仿真，我不知道大家是不是也是這么做的？通過ip core產(chǎn)生的時鐘能否用mod...
2007-12-13

--BBS主題帖: 請教XilinxFPGA VIRTEXIIPro DCM時鐘的問題??！

我現(xiàn)在做一個設(shè)計?，F(xiàn)在已經(jīng)到了綜合和FPGA驗證的關(guān)鍵時候了。出現(xiàn)了一些問題，請大家?guī)兔Α? 綜合之后，出現(xiàn)了一下的問題。時鐘信號比邏輯設(shè)計當(dāng)中SDRAM 的CS_控制信號往后推了大概2.5個ns，導(dǎo)致所用的SDRAM不能正常工作。以前做行為仿真的時候，時鐘信號的上升...
2005-11-24

--BBS主題帖: 關(guān)于XilinxFPGA VIRTEXIIPro DCM時鐘的問題??！[求助]

我現(xiàn)在做一個設(shè)計?，F(xiàn)在已經(jīng)到了綜合和FPGA驗證的關(guān)鍵時候了。出現(xiàn)了一些問題，請大家?guī)兔?。綜合之后，出現(xiàn)了一下的問題。時鐘信號比邏輯設(shè)計當(dāng)中SDRAM 的CS_控制信號往后推了大概2.5個ns，導(dǎo)致所用的SDRAM不能正常工作。以前做行為仿真的時候，時鐘信號的上升沿在CS_前1ns處，我用的時鐘頻率是33MHz。...
2005-11-21

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