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應(yīng)用開發(fā)

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Cadence邏輯設(shè)計(jì)解決方案

隨著設(shè)計(jì)復(fù)雜度的提高和邏輯設(shè)計(jì)工藝尺寸的縮小，前端設(shè)計(jì)人員面臨著越來(lái)越多的設(shè)計(jì)挑戰(zhàn)，這些挑戰(zhàn)為已經(jīng)非常緊張的設(shè)計(jì)工期帶來(lái)了更多的風(fēng)險(xiǎn): 器件對(duì)低功耗的需求、日益擴(kuò)大的設(shè)計(jì)與驗(yàn)證之間的脫節(jié)、以及邏輯－物理建模鴻溝等等。目前，設(shè)計(jì)團(tuán)隊(duì)只能通過一種串行的、特定的、高重復(fù)性的方法來(lái)解決這些...
2012-05-04

橫跨從規(guī)劃到實(shí)現(xiàn)的整個(gè)過程的驗(yàn)證方法

驗(yàn)證工作一直都很艱苦，隨著系統(tǒng)級(jí)芯片(SoC)復(fù)雜度的增加，驗(yàn)證工作的難度正呈指數(shù)級(jí)增長(zhǎng)。對(duì)驗(yàn)證人員而言采用新的語(yǔ)言、方法和技術(shù)找到那些邊際錯(cuò)誤(corner-case bug)非常有吸引力。當(dāng)然所要采用的新方法必須有強(qiáng)大的支持，否則這樣做只能增加風(fēng)險(xiǎn)。為了降低這些風(fēng)險(xiǎn)，Cadence最新的基于web的系...
2012-04-30

Synopsys的SOC工具和設(shè)計(jì)流程

Discovery驗(yàn)證平臺(tái)是一個(gè)整合性的系統(tǒng)、RTL、等效核對(duì)、混合信號(hào)驗(yàn)證解決方案，該平臺(tái)具備極高性能并可以在多種優(yōu)秀技術(shù)之間進(jìn)行高效的交互使用，這些技術(shù)包括混合HDL仿真、混合信號(hào)仿真、系統(tǒng)級(jí)驗(yàn)證、斷言、驗(yàn)證用IP 、代碼覆蓋率、功能覆蓋率、測(cè)試平臺(tái)和形式分析。Discovery平臺(tái)組件可以支持Ve...
2012-04-26

利用ADMS平臺(tái)加速混合信號(hào)集成電路設(shè)計(jì)

越來(lái)越多的設(shè)計(jì)正向混合信號(hào)發(fā)展，IBS公司預(yù)測(cè)顯示，到2006年所有集成電路設(shè)計(jì)中有73%將為混合信號(hào)設(shè)計(jì)。目前混合信號(hào)技術(shù)成為EDA業(yè)內(nèi)最為熱門的話題。深亞微米及納米技術(shù)的發(fā)展促使芯片設(shè)計(jì)與制造由單個(gè)IC、ASIC向SoC轉(zhuǎn)變，現(xiàn)在SoC也由數(shù)字SoC全面轉(zhuǎn)向混合SoC，成為真正意義上的系統(tǒng)級(jí)芯片。混合信號(hào)設(shè)...
2012-04-23

功能驗(yàn)證方法學(xué)探討

半導(dǎo)體工藝節(jié)點(diǎn)不斷向更小尺寸演進(jìn)以及SoC設(shè)計(jì)越來(lái)越復(fù)雜給設(shè)計(jì)驗(yàn)證帶來(lái)了更大挑戰(zhàn)。由于實(shí)現(xiàn)驗(yàn)證幾乎占去了整個(gè)芯片設(shè)計(jì)工作的2/3，驗(yàn)證實(shí)際上已經(jīng)能成為IC設(shè)計(jì)中繼功耗問題后的又一個(gè)難題。隨著芯片設(shè)計(jì)復(fù)雜度不斷提升，傳統(tǒng)的驗(yàn)證過程需要革新，所以新的技術(shù)得到了開發(fā)：測(cè)試平臺(tái)自動(dòng)化、基于斷言的...
2012-04-23

橫跨從規(guī)劃到實(shí)現(xiàn)的整個(gè)過程的驗(yàn)證方法

驗(yàn)證工作一直都很艱苦，隨著系統(tǒng)級(jí)芯片(SoC)復(fù)雜度的增加，驗(yàn)證工作的難度正呈指數(shù)級(jí)增長(zhǎng)。對(duì)驗(yàn)證人員而言采用新的語(yǔ)言、方法和技術(shù)找到那些邊際錯(cuò)誤(corner-case bug)非常有吸引力。當(dāng)然所要采用的新方法必須有強(qiáng)大的支持，否則這樣做只能增加風(fēng)險(xiǎn)。為了降低這些風(fēng)險(xiǎn)，Cadence最新的基于web的系...
2012-04-22

用抽象方法加快IC設(shè)計(jì)流程(四)

POCA編碼如上所述，用于體系結(jié)構(gòu)綜合的HDL編碼樣式被稱為Pin輸出周期精確法POCA(pins-out-cycle-accurate)。這種編碼樣式可以使用任意一種流行HDL來(lái)編寫，包括Verilog、VHDL、SystemVerilog、Superlog、SystemC和CoWare C。POCA的基本前提是要?jiǎng)?chuàng)建的模塊的輸入和輸出事務(wù)(讀和寫)被明確固定在時(shí)鐘周期時(shí)...
2012-04-20

RTL移交中存在的問題和發(fā)展趨勢(shì)

RTL移交(signoff)看起來(lái)正在得到越來(lái)越多設(shè)計(jì)師的支持，這一先進(jìn)概念是指主流ASIC設(shè)計(jì)師跳過綜合和IC版圖設(shè)計(jì)步驟，直接在RTL級(jí)(寄存器轉(zhuǎn)移級(jí))移交一個(gè)設(shè)計(jì)。盡管這一具有深遠(yuǎn)意義的設(shè)計(jì)業(yè)革命有望在設(shè)計(jì)工藝趨向65nm時(shí)獲得更多人的青睞，但它還取決于新工具的開發(fā)情況，特別是能夠精確評(píng)估硅片中實(shí)現(xiàn)內(nèi)...
2012-04-19

系統(tǒng)級(jí)芯片設(shè)計(jì)語(yǔ)言和驗(yàn)證語(yǔ)言的發(fā)展

簡(jiǎn) 介：由于微電子技術(shù)的迅速發(fā)展和系統(tǒng)芯片的出現(xiàn)，包含微處理器和存儲(chǔ)器甚至模擬電路和射頻電路在內(nèi)的系統(tǒng)芯片的規(guī)模日益龐大，復(fù)雜度日益增加。人們用傳統(tǒng)的模擬方法難以完成設(shè)計(jì)驗(yàn)證工作，出現(xiàn)了所謂“驗(yàn)證危機(jī)”。為了適應(yīng)這種形勢(shì)，電子設(shè)計(jì)和驗(yàn)證工具正在發(fā)生迅速而深刻的變革。現(xiàn)在...
2012-03-16

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