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↓在全部中搜索到 1174 條關于“28nm”的信息，用時:0.039 sec.

--BBS主題帖: ASIC和SoC設計中嵌入式存儲器的優化

[color=#000][font=Arial,]作者: Farzad Zarrinfar [/font][/color] [color=#000][font=Arial,]在傳統的大規模ASIC和[/font][/color][url=http://www.eechina.com/keyword/SoC]SoC[/url][color=#000][font=Arial,]設計中，芯片的物理空間大致可分為用于新的定制邏輯、用于可復用邏輯(第三方IP或傳統...
2014-11-11

--BBS主題帖: Xilinx UltraScale：為您未來架構而打造的新一代架構

[font=Arial,][size=12px]關鍵詞： [url=http://www.eechina.com/tag-All+Programmable.html]All Programmable[/url] , [url=http://www.eechina.com/tag-UltraScale.html]UltraScale[/url] , [url=http://www.eechina.com/tag-Xilinx.html]Xilinx[/url][/size][/font] [font=Arial,][table=98%][tr][...
2014-11-08

--BBS主題帖: Lattice低成本FPGA大舉進軍消費電子領域

[font=Arial, Helvetica, sans-serif, 宋體][b]關鍵字：FPGA 可編程邏輯器件 Lattice [/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]作為全球低功耗、小尺寸、低成本FPGA市場的領導者，萊迪思(Lattice)半導體公司更多地關注中端低密度可編程邏輯器件市場，以及混合信號電路板管理領域，...
2014-10-27

--BBS主題帖: 飛思卡爾QorIQ Qonverge處理器在微蜂窩、宏蜂窩基站中的應用

[color=#000][font=Arial,]在蜂窩式移動電話的建網早期，蜂窩小區的覆蓋半徑通常較大，一般在1~2.5千米左右，有的甚至達到20千米以上，這時的基站通常是宏蜂窩（Macrocell）基站。因為小區的覆蓋面積較大，所以在覆蓋區域內往往存在兩種特殊的微小區域：一是電波在傳播過程中遇到障礙物而引起的陰影區域...
2014-10-25

--BBS主題帖: 賽靈思北京喬遷暨研發中心成立，合作伙伴妙語獻祝 (多圖)

[color=#2e2e2e][font=微軟雅黑,]12月13日，賽靈思(Xilinx,Inc.)宣布其北京辦公室正式喬遷盤古大觀，同時宣布在京成立中國研發中心，北京新組建的研發團隊人數擴至31人，主要負責賽靈思軟件相關的設計。賽靈思全球高級副總裁亞太區執行總裁湯立人表示：”北京研發中心的第一個重點將是高層次綜合。我們...
2014-10-23

--BBS主題帖: 面對這樣火爆的研討會，你還能HOLD得住嗎？

[color=#2e2e2e][font=微軟雅黑,]上周五，賽靈思亞太區客戶培訓聯同依元素科技公司(E-Elements)公司攜手在深圳馬哥孛羅好日子酒店舉辦一場免費新課程技術研討會。該免費新課程技術培訓研討主要針對賽靈思最新的7系列FPGA，內容有"使用 7 系列產品進行設計"，"利用 PlanAhead(TM)設計分析工具進行高級設...
2014-10-23

--BBS主題帖: VIVADO——讓你玩轉設計積木，實現創意

[font=微軟雅黑,]北京化工大學信息科學與技術學院副教授Xilinx（賽靈思公司）不愧是“創新”理念最忠實的實踐者和推動者，在全球業界第一個發貨和量產28nm 7系列器件后，又推出了“VIVADO”這一全新的FPGA設計套件，用來取代已經面世15年之久的賽靈思旗艦型ISE設計套件。VIVIDO的推出，不僅僅是讓設計的...
2014-10-23

FD-SOI: 下一代NovaThor平臺的助力器

關鍵字：28nm FinFET技術 FD-SOI 全耗盡平面晶體管技術隨著智能手機功能最近不斷升級演化，消費者的期望值日益攀升。速度更快的多核高主頻CPU處理器、令人震撼的3D圖形、全高清多媒體和高速寬帶現已成為高端手機的標配。同時，消費者還期望手機纖薄輕盈，電池續航能力至少...
2013-08-05

如何選擇滿足FPGA設計需求的工藝？

FPGA在系統中表現出的特性是由芯片制造的半導體工藝決定的，當然它們之間的關系比較復雜。過去，在每一節點會改進工藝的各個方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝。現在，情況已不再如此。　　取而代之的是，當今的可編程邏輯供應商必須研究各種工藝選擇，才能滿足采用FPGA的設計的各類...
2013-08-04

加速時序簽收步伐，應對復雜設計挑戰

目前，花費在時序收斂與簽收(Timing closure and signoff)上的時間接近整個設計實現流程時間的40%，復雜設計對實現時序收斂提出了更高的要求。但在Cadence公司芯片實現之簽收與驗證部門，公司副總裁Anirudh Devgan看來，傳統的簽收流程卻沒能跟上這種需求的步伐。為幫助系統級芯片(SoC)開發者加速時序收...
2013-08-01

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