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↓在全部中搜索到 1588 條關于“DCM??”的信息，用時:0.034 sec.

--BBS主題帖: Spartan6系列之芯片時鐘資源深入詳解（3）

1.2. IO時鐘結構 [img]http://www.tools138.com/create/images/20140913/050031005.jpg[/img] 1‑5IO時鐘結構　　所有的SelectIOn的邏輯資源（輸入寄存器、輸出寄存器、IDDR2、ODDR2、ISERDES2、OSERDES2）必須被來自BUFIO2的時鐘驅動；每個BUFIO2時鐘域有4個高速I時鐘，由4個專用...
2015-08-14

--BBS主題帖: Spartan6系列之芯片時鐘資源深入詳解

1. 時鐘資源概述　　時鐘設施提供了一系列的低電容、低抖動的互聯線，這些互聯線非常適合于傳輸高頻信號、最大量減小時鐘抖動。這些連線資源可以和DCM、PLL等實現連接。每一種Spartan-6芯片提供16個高速、低抖動的全局時鐘資源用于優化性能；這些資源可以背Xilinx工具自動地使用，即使時鐘...
2015-08-14

--BBS主題帖: Xilinx Spartan-3AN入門開發方案

[color=#333333][font=微軟雅黑, Tahoma,] Xilinx 公司的Spartan-3AN FPGA系列把一流的低成本FPGA特性和非揮發技術組合在一起，有各種不同的密度，集成了存儲器，乘法器，DCM，SelectIO，熱插拔和電源管理等功能。Spartan-3AN FPGA的系統門從50K到1400K，等效的邏輯單元從1584到25344，Slice從704到...
2015-08-02

--BBS主題帖: 基于FPGA的通信系統基帶驗證平臺的設計

1 引言　　在通信領域尤其是無線通信方面，隨著技術不斷更新和新標準的發布，設計者需要一個高速通用硬件平臺來實現并驗證自己的通信系統和相關算法。FPGA(現場可編程門陣列)作為一種大規模可編程邏輯器件，體系結構和邏輯單元靈活、集成度高、適用范圍寬，并且設計開發周期短、設計制造成本低、開...
2015-08-02

--BBS主題帖: 防止FPGA設計中綜合后的信號被優化

這不是一個新話題了，寫這個也是當作自己的一個小小的筆記吧！覺得挺有用的。[font=Calibri,微軟雅黑,宋體,Verdana,Arial,sans-serif] 一般在做前仿真（即功能仿真）時，不會考慮信號被優化的問題。最近做一個關于運算的小程序，前仿真的數據沒有問題，但是實際出來的數據總是有錯誤，所以不得不要...
2015-07-29

--BBS主題帖: FPGA電源需求中三種供電要求解析方案（1）

目前越來越多的家用電器從低速的撥號上網向寬帶互聯網接入或互聯網協議電視(IPTV)轉移，尤其是IPTV有望在中國獲得快速的發展。比較而言，IPTV的基礎設施成本相當低，因為這種方法不需要銅軸電纜，而是采用DSL或寬帶鏈接和機頂盒將節目流傳送到家用電器。現在的可編程門陣列(FPGA)已經被證明是這種平臺...
2015-07-29

--BBS主題帖: 基于FPGA的時鐘數據恢復電路的設計實現

引言時鐘數據恢復（Clock and Data Recovery, CDR）電路是高速收發器的核心模塊，在光傳輸系統、背板連接以及IO接口等領域應用非常廣泛。CDR的作用是根據接收數據本身的特點，找到采樣數據的最佳時鐘相位，使數據恢復穩定可靠。目前在通信系統中大量使用專用的CDR芯片大多采用PLL技術，成本較高。...
2015-07-28

--BBS主題帖: FPGA時鐘 PLL和DLL

FPGA內部的時鐘管理就顯得越來越突出。兩大FPGA廠商 ALTERA 和XILinx ，分別應用PLL技術和DLL技術來進行時鐘管理。以Cyclone III 為例， Cyclone III FPGA含有4個增強PLL，提供高級時鐘管理功能，例如動態重新配置、級聯能力、可編程相移、外部時鐘輸出、可編程占空比、鎖定探測、擴...
2015-07-28

--BBS主題帖: FPGA實現RS232 串口通信

[font=宋體][size=12pt]串口有[/size][/font][font=Arial][size=12pt]9[/size][/font][font=宋體][size=12pt]個管腳，其中只有三個是最重要的，分別是[/size][/font] [align=center][align=center] [/align][/align] [align=center][font=Arial][size=12pt][img]http://space.ednchina.com/upload/2...
2015-07-28

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