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應(yīng)用開發(fā)

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↓在全部中搜索到 1588 條關(guān)于“DCM??”的信息，用時(shí):0.034 sec.

--BBS主題帖: FPGA供電要求解析

FPGA是一種多電源需求的芯片,主要有3種電源需求: 1.Vccint核心工作電壓，一般電壓都很低，目前常用的FPGA都在1.2V左右。為FPGA的內(nèi)部各種邏輯供電，電流從幾百毫安到幾安不等，具體取決于內(nèi)部邏輯的工作時(shí)鐘速率以及所占用的邏輯資源。對于這個(gè)電源來說，負(fù)載時(shí)一個(gè)高度容性阻抗，對電源的瞬態(tài)響應(yīng)要...
2015-07-28

--BBS主題帖: 基于FPGA的時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)實(shí)現(xiàn)

引言時(shí)鐘數(shù)據(jù)恢復(fù)（Clock and Data Recovery, CDR）電路是高速收發(fā)器的核心模塊，在光傳輸系統(tǒng)、背板連接以及IO接口等領(lǐng)域應(yīng)用非常廣泛。CDR的作用是根據(jù)接收數(shù)據(jù)本身的特點(diǎn)，找到采樣數(shù)據(jù)的最佳時(shí)鐘相位，使數(shù)據(jù)恢復(fù)穩(wěn)定可靠。目前在通信系統(tǒng)中大量使用專用的CDR芯片大多采用PLL技術(shù)，成本較高。...
2015-07-28

--BBS主題帖: FPGA全局時(shí)鐘的使用

在 Xilinx 系列 FPGA 產(chǎn)品中，全局時(shí)鐘網(wǎng)絡(luò)是一種全局布線資源，它可以保證時(shí)鐘信號到達(dá)各個(gè)目標(biāo)邏輯單元的時(shí)延基本相同。其時(shí)鐘分配樹結(jié)構(gòu)如圖1所示。針對不同類型的器件，Xilinx公司提供的全局時(shí)鐘網(wǎng)絡(luò)在數(shù)量、性能等方面略有區(qū)別，下面以Virtex-4系列芯片為例，簡單介紹FPGA全局時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)。 [im...
2015-07-28

--BBS主題帖: 如何正確使用FPGA的時(shí)鐘資源

[b]把握DCM、PLL、PMCD和MMCM知識是穩(wěn)健可靠的時(shí)鐘設(shè)計(jì)策略的基礎(chǔ)。[/b]賽靈思在其FPGA中提供了豐富的時(shí)鐘資源，大多數(shù)設(shè)計(jì)人員在他們的FPGA設(shè)計(jì)中或多或少都會(huì)用到。不過對FPGA設(shè)計(jì)新手來說，什么時(shí)候用DCM、PLL、PMCD和MMCM四大類型中的哪一種，讓他們頗為困惑。賽靈思現(xiàn)有的FPGA中沒有一款同時(shí)包含這...
2015-07-28

--BBS主題帖: fpga 輸入緩沖

[size=5][color=#674EA7]目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。[/color][/size][size=5][color...
2015-07-28

--BBS主題帖: FPGA資源占用分析

在PAL、GAL、EPLD、；由于FPGA需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本；根據(jù)數(shù)字電路的基本知識可以知道，對于一個(gè)n輸入的；查找表（Look-Up-Table）簡稱為LUT；下面給出一個(gè)4與門電路的例子來說明LUT實(shí)現(xiàn)邏輯；表1-14輸入與門的真值表；從中可以看到，LUT具有和邏輯電路相同的功能；由于基于LUT FPGA資...
2015-07-28

--BBS主題帖: FPGA內(nèi)部結(jié)構(gòu)

本文主要以Xilinx VirtexⅡ系列為例，對FPGA內(nèi)部結(jié)構(gòu)作簡要介紹，其內(nèi)容主要來自Xilinx Virtex Ⅱ datasheet、userguide、以及其它來自Xilinx網(wǎng)站上的資料。 [url=][color=#4389CF]內(nèi)部結(jié)構(gòu)概述[/color][/url]FPGA內(nèi)部比較復(fù)雜，根據(jù)Datasheet上的分類，主要包括以下幾個(gè)部分： l 輸入/輸出模塊 Inpu...
2015-07-28

--BBS主題帖: FPGA管腳分配

設(shè)計(jì)過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時(shí)鐘管腳要用GC類管腳，而且單端時(shí)鐘輸入時(shí)要用P類型的管腳，不能用N類型管腳等等。一直以來都沒有試驗(yàn)過，今天試驗(yàn)一把，以求各種驗(yàn)證。 1）GC類全局時(shí)鐘管腳是否可用作普通IO使用？所謂GC類管腳，就是在管腳的稱是諸如IO_L1P_GC_LC等帶...
2015-07-28

--BBS主題帖: FPGA中IOB寄存器的使用

IOB寄存器跟通信有關(guān)的設(shè)計(jì)中多會(huì)用到，今天查了相關(guān)資料，總結(jié)如下：首先了解一下fpga的芯片內(nèi)部結(jié)構(gòu)：一個(gè)fpga主要是由可編程輸入輸出單元（圖中的IOB模塊），可編程邏輯單元（CLB模塊），塊RAM（圖中的BRAM，也屬于內(nèi)嵌硬件），數(shù)字時(shí)鐘管理（DCM，也屬于內(nèi)嵌硬件），還有一些內(nèi)嵌的專用的硬件...
2015-07-28

--BBS主題帖: Spartan-3 FPGA系列中高效PCB布局的LVDS信號倒相

[font=微軟雅黑, Tahoma, Helvetica Neue, Helvetica, Arial][color=#333333] [/color][/font]提要　　在比較簡單的未大量使用過孔的四層或六層 PCB 上，可能很難對 LVDS 或 LVPECL 這類差分信號布線。其原因是，驅(qū)動(dòng)器上的正極引腳必須驅(qū)動(dòng)接收器上的相應(yīng)正極引腳，而負(fù)極引腳則必須驅(qū)動(dòng)接收器的...
2015-07-22

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