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↓在全部中搜索到 2835 條關于“Cadence”的信息，用時:0.032 sec.

Cadence邏輯設計解決方案

隨著設計復雜度的提高和邏輯設計工藝尺寸的縮小，前端設計人員面臨著越來越多的設計挑戰，這些挑戰為已經非常緊張的設計工期帶來了更多的風險: 器件對低功耗的需求、日益擴大的設計與驗證之間的脫節、以及邏輯－物理建模鴻溝等等。目前，設計團隊只能通過一種串行的、特定的、高重復性的方法來解決這些...
2012-05-04

CADENCE硬件仿真器在Ethernet交換芯片驗證中的應用

隨著網絡通信的高速發展，集成多種內容的以太網交換芯片在網絡通信中起著越來越重要的作用，如何加快以太網交換芯片的開發速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了CADENCE硬件仿真器Palladium作為驗證加速平臺。　　1 概述　　隨著網絡通信的高速發展，集成多種內容的以太網交換...
2012-04-26

基于Cadence的高速PCB設計方案

基于Cadence的高速PCB設計方案 1 引言　　人們對于通信的要去總是朝著“快”的方向發展，要求信號的傳輸和處理的速度越來越快，相應的，高速PCB的應用也越來越廣。高速電路有兩個方面的含義：一是頻率高，通常認為數字電路的頻率達到或是超過45MHz至50MHz，而且工作在這個頻率之...
2012-03-28

--BBS主題帖: UNISYS公司將Cadence IFV納入設計流程

Cadence設計系統公司宣布，Unisys公司已經將Cadence Incisive Formal Verifier( IFV)納入它的設計流程，以便進行基于斷言的形式分析。利用Incisive Formal Verifier，Unisys在眾多場所提供先進復雜的芯片時獲得了生產率的提高和整體質量的改善。
2007-07-24

--BBS主題帖: cadence

誰有cadence教程
2007-07-12

--BBS主題帖: CADENCE通過TSMC設計參考流程8.0版加速設計

Cadence設計系統公司與臺積電宣布Cadence正在為TSMC參考流程8.0提供重要功能。這種新的參考流程解決了45納米的設計難題，為晶粒內變異提供了統計時序分析、與自動化的可制造性設計（DFM）熱點修整，以及新的動態低功耗設計方法學。
2007-07-05

--BBS主題帖: Cadence QRC Extraction工具滿足臺積電45nm制程技術

Cadence QRC Extraction寄生參數提取工具可用于臺積電的45納米（nm）工藝技術，為45nm設計提供高性能的硅精確寄生參數提取Cadence設計系統公司及臺灣積體電路制造股份有限公司宣布， Cadence QRC Extraction寄生參數提取工具可用于臺積電的45納米（nm）工藝技術。設計師可以立即使用Cadence的QRC Extra...
2007-06-20

--BBS主題帖: Cadence PDK自動生成系統幫助華虹NEC完成開發

Cadence宣布，上海華虹NEC電子已開發出其0.18微米工藝設計工具包（EEPROM PDK）。該PDK是利用Cadence PDK自動生成系統(PAS)開發完成的，能使其容易地進行移植以支持新的Cadence Virtuoso定制設計平臺。
2007-06-14

--BBS主題帖: CADENCE改進型驗證型設計流程提高邏輯設計師效率

Cadence宣布其Cadence Logic Design Team Solution的“驗證型設計”組件已經過改良，為邏輯設計師大幅提高了工作效率。這些新功能能夠明顯克服主要的驗證瓶頸，這些瓶頸已經對開發過程初期對基于斷言的驗證方法的有效應用造成了阻礙。
2007-06-12

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