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↓在全部中搜索到 1648 條關于“PLD”的信息，用時:0.031 sec.

--BBS主題帖: 用于手機電視終端的QAM解調器設計

[table=96%][tr][td]l 引言　　在實際通信信道上傳輸數字信號時，由于信道傳輸特性不理想及加性噪聲的影響，接收端所收到的數字信號不可避免地會發生錯誤。為了在一定的信噪比范圍內獲得較好的誤碼率指標，首先要合理設計基帶信號，選擇調制解調方式，采用時域、頻域均衡等技術使誤碼率盡可能降低...
2015-06-28

--BBS主題帖: TEXTIO及其在VHDL仿真中的應用

[color=#333333][font=微軟雅黑, Tahoma,]TEXTIO 在VHDL 仿真與磁盤文件之間架起了橋梁，使用文本文件擴展VHDL 的仿真功能。本文介紹TEXTIO 程序包，以一個加法器實例說明TEXTIO 的使用方法，最后使用ModelSim 對設計進行仿真，并分析仿真結果。[/font][/color] [color=#333333][font=微軟雅黑, Tah...
2015-06-28

--BBS主題帖: SPB嵌入式音頻處理系統設計

[font=宋體, arial][b]1引言[/b][/font] [font=宋體, arial]　　FPGA（Field Programmable Gate Array）現場可編程門陣列，是在PAL，GAL，PLD基礎上進一步發展的，作為專用集成電路（ASIC）領域中的一種半定制電路，FPGA既解決了定制的電路的不足，又克服了原有可編程器件門電路數有限的缺點。使用FPG...
2015-06-27

--BBS主題帖: 內嵌ARM核的FPGA芯片EPXAl0及其在圖像驅動和處理方面的應用

[color=#333333][font=微軟雅黑, Tahoma,]隨著亞微米技術的發展，FPGA芯片密度不斷增加，并以強大的并行計算能力和方便靈活的動態可重構性，被廣泛地應用于各個領域。但是在復雜算法的實現上，FPGA卻遠沒有32位RISC處理器靈活方便，所以在設計具有復雜算法和控制邏輯的系統時，往往需要RISC [/font][/c...
2015-06-25

--BBS主題帖: 學習單片機的步驟-分享給新手

學習單片機的步驟 1、熟悉單片機的原理，結構； 2、學好數電，模電，為設計電路打好基礎； 3、熟練使用C語言，多學習別人的程序； 4、對操作系統原理有一定的了解； 5、Protel至少要有點基礎； 6、要實際動手調試電路的能力。當前的單片機種類很多，但是 51 是最基礎的，因此單片機...
2015-06-23

--BBS主題帖: 基于ARM內核SoC的FPGA 驗證環境設計方法2

圖2 中外圍電路的主要功能是驗證SoC 中各個接口IP 模塊能否與ARM7TDMI 核、外部接口單元、硬件驅動軟件和實時操作系統協調高效地工作。由于接口(如USB 接口、UART/ IrDA 接口、SPI 和LCD 接口等) 電路結構比較簡單，且很多資料都有介紹，在設計時，除了注意通用的設計規則和印制電路板(PCB) 布局布線外...
2015-06-23

--BBS主題帖: EDA技術進行數字電路設計

[float=left][font=宋體, arial][/font][/float] [font=宋體, arial]　　隨著科學研究與技術開發市場化，采用傳統電子設計手段在較短時間內完成復雜電子系統設計，已經越來越難完成了。EDA（Electronics Design Automation）技術是隨著集成電路和計算機技術飛速發展應運而生一種高級、快速、有效電子設...
2015-06-15

--BBS主題帖: 工程師離不開的那些電路設計工具

[font=宋體, arial]　EDA技術是在電子CAD技術基礎上發展起來的計算機軟件系統，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。利用EDA工具，可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在計算機上自動...
2015-06-15

--BBS主題帖: CPLD與FPGA的發展與應用之對比

[font=宋體, arial][b][導讀][/b] 可編程邏輯器件（PLD）給數字系統的設計帶來了革命性的變化。他的影響絲毫不亞于20世紀70年代單片機的發明和使用，可以毫不夸張的講，PLD能完成任何數字器件的功能，上至高性能CPU，下至簡單的74電路。使用PLD來開發數字電路，可以大大縮短設計時間，減少PCB面積，提高...
2015-06-13

--BBS主題帖: FPGA/CPLD數字電路原理解析

[font=宋體, arial]　當產生門控時鐘的組合邏輯超過一級時，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控PLD設計中的觸發器。圖7給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的...
2015-06-13

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