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↓在全部中搜索到 21226 條關于“IP??”的信息，用時:0.058 sec.

--BBS主題帖: 利用FPGA IP平臺引進微控制器系統級芯片

[color=#333333][font=微軟雅黑, Tahoma,] 一直以來，設計人員為迅速發展的市場如消費電子和汽車等開發產品時，都面對嚴峻的上市時間壓力。但是現在，這些嚴格的時間要求已經轉移至其它許多領域，包括嵌入式控制和工業設計。 [/font][/color] [color=#333333][font=微軟雅黑, Tahoma,]　　毋庸...
2015-08-21

--BBS主題帖: 在FPGA中實現嵌入式TCP／IP通信協議棧（2）

[img=400,671]http://www.21ic.com/d/file/201501/f6f0d0f529b88d3ecd038d3b6916871c.jpg[/img]通過上述步驟后，就可使用Socket編程建立網絡服務器。 3. 2 網絡數據傳輸性能測試使用RJ45交叉以太網線將Xilinx XC5VFX70T開發板和PC機直連。PC機作為TCP/IP的客戶端，Xilinx XC5VFX70T開發板作為TCP/I...
2015-08-20

--BBS主題帖: 在FPGA中實現嵌入式TCP／IP通信協議棧

引言隨著電子信息技術的發展，網絡化日益普遍，以太網被廣泛應用到各個領域，只要在設備上增加一個網絡接口并實現TCP/IP協議，就可以方便地接入到現有的網絡中，完成遠程數據傳輸的相關功能。因此，嵌入式網絡技術一直是關注的焦點，目前已經廣泛應用于通信、工業控制、消費電子等各個領域。近年來，...
2015-08-20

--BBS主題帖: 在Vivado中聯合仿真MicroBlaze的外部IP（2）

在圖1中的設計文件上點擊右鍵，首先再執行一遍Generate output products，然后選擇Associate ELFFiles，選擇生成的ELF文件，例如我們的工程名是test，就選擇其編譯結果test.elf，如圖5所示。 [align=center][align=center] [img]http://files.chinaaet.com/images/blog/2014/07/26/13219689302129.jp...
2015-08-20

--BBS主題帖: 在Vivado中聯合仿真MicroBlaze的外部IP

在MicroBlaze連接了一個外部用HDL書寫的IP時，如何驗證其功能的正確是非常重要的問題，所以我們來看看在Vivado中是如何對此進行仿真驗證的。首先新建一個工程，如圖1所示，這里引用的IP是以前自定義的一個（打包方法可以用HDL寫然后封裝，也可以用system generator生成，請參考http://blog.chinaaet.co...
2015-08-20

--BBS主題帖: IP核再使用的十大注意事項

知識產權（IP）的再使用是設計組贏得迅速上市時間的主要策略，因為現在留給設計者完成諸如[url=http://baike.baidu.com/view/800226.htm]蜂窩電話[/url]和Internet[url=http://baike.baidu.com/view/1360.htm]路由器[/url]等熱門IC設計的周期只有3個月。設計者還需面對這樣一個嚴酷的現實，即IC的復雜度...
2015-08-20

--BBS主題帖: FPGA的IP核

IP核概述　　利用IP核設計[url=http://baike.baidu.com/view/3958685.htm]電子系統[/url]，引用方便，修改基本元件的功能容易。具有復雜功能和商業價值的IP核一般具有知識產權，盡管IP核的市場活動還不規范，但是仍有許多[url=http://baike.baidu.com/view/822183.htm]集成電路設計[/url]公司從事IP核的...
2015-08-20

--BBS主題帖: 如何仿真IP核之二

2．在 modelsim中仿真 ip 核　　a．在 modelsim中編譯庫（Xiliinx）（1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夾 Xilinx_lib（$代表安裝盤符）（2）打開 Modelsim->File->Change Diriectory，將路徑指向剛才新建的文件夾 Xilinx_lib，這樣 Xilinx 編譯的所有庫都將會在該文件夾下。...
2015-08-18

--BBS主題帖: 如何仿真IP核之一

　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx ...
2015-08-18

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