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↓在全部中搜索到 2835 條關于“Cadence”的信息，用時:0.054 sec.

Cadence推出面向新Virtuoso平臺的UMC晶圓廠設計工具包

Cadence設計系統公司與UMC推出面向最新的Cadence? Virtuoso?定制設計平臺（IC6.1）版本的UMC 65納米SP（標準性能）、RF晶圓廠設計工具包（FDK）。Cadence Virtuoso技術有助于加速模擬、混合信號和RF器件的精確芯片設計。 Cadence Virtuoso 解決方案和UMC的65納米RF FDK能夠對高速發展的IC市場中的設計師...
Virtuoso平臺晶圓廠設計工具包 2007-11-27

CADENCE新的RF技術簡化納米級無線設備芯片設計

Cadence設計系統公司宣布推出Virtuoso Passive Component Designer，這是一種面向電感、變壓器和傳輸線設計、分析與建模的完整流程。這種新技術讓模擬與RF設計師能夠輕易掌握無源元件的設計，迅速開發出復雜的無線SoC和RFIC。Virtuoso Passive Component Designer從感應系數、Q值和頻率等設計規范開始，...
RF技術納米級無線設備芯片 2007-11-14

Cadence新“錦囊”減少了采用功能驗證方法學的風險和時間

Cadence設計系統公司發布了面向無線和消費電子系統級芯片（SoC）設計的業界最全面的商用的驗證錦囊，幫助工程師們采用先進的驗證技術，減少風險和應用難度，以滿足上市時間要求。 Cadence SoC功能驗證錦囊提供了一種經過驗證的端到端方法學，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于實現...
驗證錦囊 2007-08-28

CADENCE與MENTOR通過SYSTEMVERILOG驗證方法學實現協作

Cadence設計系統公司與Mentor Graphics宣布他們將會讓一種基于IEEE Std. 1800-2005 SystemVerilog標準的驗證方法學標準化。開放式驗證方法學（Open Verification Methodology, OVM）將會面向設計師和驗證工程師帶來一種不受工具約束的解決方案，促進數據的可移植性和可互用性。它實現了SystemVerilog的...
SYSTEMVERILOG驗證方法... 2007-08-17

Cadence與中芯國際推出射頻工藝設計工具包

Cadence設計系統公司和中芯國際共同宣布，一個支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設計市場。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設...
射頻工藝設計工具包 2007-08-10

CADENCE通過TSMC設計參考流程8.0版加速設計

Cadence設計系統公司與臺積電宣布Cadence正在為TSMC參考流程8.0提供重要功能。這種新的參考流程解決了45納米的設計難題，為晶粒內變異提供了統計時序分析、與自動化的可制造性設計（DFM）熱點修整，以及新的動態低功耗設計方法學。參考流程8.0版是TSMC的最新一代設計方法學，能夠提高成品率、降低風險...
45納米芯片TSMC設計參考 2007-07-06

Cadence QRC Extraction工具滿足臺積電45nm制程技術

Cadence設計系統公司及臺灣積體電路制造股份有限公司宣布， Cadence QRC Extraction寄生參數提取工具可用于臺積電的45納米（nm）工藝技術。設計師可以立即使用Cadence的QRC Extraction來進行快速和復雜的45nm設計。 45nm工藝帶來了先進技術的典型挑戰，其中包括侵蝕性的設計規則、更小的SRAM單元和更高...
45nm制程技術QRC Extraction工具 2007-06-20

Cadence PDK自動生成系統幫助華虹NEC完成開發

Cadence宣布，上海華虹NEC電子已開發出其0.18微米工藝設計工具包（EEPROM PDK）。該PDK是利用Cadence PDK自動生成系統(PAS)開發完成的，能使其容易地進行移植以支持新的Cadence Virtuoso定制設計平臺。針對改進模擬混合信號（AMS）及射頻（RF）器件性能，該新的PDK能幫助設計者提高他們的生產力，降低...
PDK自動生成系統定制IC設計 2007-06-14

CADENCE改進型驗證型設計流程提高邏輯設計師效率

Cadence宣布其Cadence Logic Design Team Solution的"驗證型設計"組件已經過改良，為邏輯設計師大幅提高了工作效率。這些新功能能夠明顯克服主要的驗證瓶頸，這些瓶頸已經對開發過程初期對基于斷言的驗證方法的有效應用造成了阻礙。致力于基于斷言的驗證方法的邏輯設計師如今可以在基于Syst...
改進型驗證型設計流程邏輯設計 2007-06-12

Cadence低功耗設計方法學錦囊加速消費電子設計

Cadence設計系統公司發布了首個低功耗設計"錦囊"，使處于不同經驗水平的工程師，均可以最小的風險、成本和開發時間來采用低功耗技術。做為Cadence低功耗設計解決方案的補充，Cadence 低功耗設計方法學錦囊(Cadence Low-Power Methodology Kit) 提供了一個覆蓋邏輯設計、功能驗證和物理實現的...
消費電子設計設計方法學錦囊 2007-05-16

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