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↓在全部中搜索到 1588 條關于“DCM??”的信息，用時:0.033 sec.

--BBS主題帖: 賽靈思Virtex-5 FPGA力助LTE仿真器

[font=微軟雅黑,]功能強大的可編程邏輯平臺使得Prisma Engineering 公司能夠針對所有蜂窩網絡提供可重配置無線測試設備。[/font] [font=微軟雅黑,]作者： Catello Antonio De Rosa 高級設計工程師兼 FPGA 專家 Prisma Engineering 公司[email=catellodr@prisma-eng.com]catellodr@prisma-eng.com[/ema...
2015-01-26

--BBS主題帖: 手把手課堂:賽靈思FPGA設計時序約束指南

[font=微軟雅黑,]作者：Austin Lesea，首席工程師 Xilinx Inc. [email=Austin.lesea@xilinx.com]Austin.lesea@xilinx.com[/email][/font] [font=微軟雅黑,]作為賽靈思用戶論壇的定期訪客（見 [url=http://forums.xilinx.com/]http://forums.xilinx.com[/url] ），我注意到新用戶往往對時序收斂以及如...
2015-01-26

--BBS主題帖: 如何發(fā)現并解決FPGA設計中的時序問題

[font=微軟雅黑,]耗費數月精力做出的設計卻無法滿足時序要求，這確實非常令人傷心。然而，試圖正確地對設計進行約束以保證滿足時序要求的過程幾乎同樣令人費神。找到并確定時序約束本身通常也是非常令人頭痛的問題。[/font] [font=微軟雅黑,]時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題...
2015-01-26

--BBS主題帖: 基于賽靈思Virtex-5 FPGA的LTE仿真器實現

[font=微軟雅黑,]功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網絡提供可重配置無線測試設備。長期演進(LTE)是移動寬帶的最3GPP標準，它打破了現有蜂窩網絡的固有模式。LTE與前代UMTS和GSM標準相比，除采用高頻譜效率的射頻技術外，其架構還得到了大幅簡化。LTE系統的無線接入...
2015-01-26

--BBS主題帖: 分享：FPGA設計的驗證技術及其應用原則

[font=微軟雅黑,]FPGA設計和驗證工程師當今面臨的最大挑戰(zhàn)之一是時間和資源制約。隨著FPGA在速度、密度和復雜性方面的增加，完成一個完整時序驗證對人力和計算機處理器、存儲器提出了更多更高的要求。[/font] [font=微軟雅黑,]　　隨著FPGA器件體積和復雜性的不斷增加，設計工程師越來越需要有效的驗...
2015-01-26

--BBS主題帖: 電子技術解密：簡化FPGA電源設計方案

[font=宋體, arial]FPGA即現場可編程門陣列，它是一種多電源需求的芯片，在電子技術設計中常見電子芯片，那么在對其供電的時候肯定對電源設計的要求也是嚴格的，多電源設計是復雜的，我們要FPGA高效運行需要簡化電源設計，節(jié)約成本，下面即是具體的電源設計方法。[/font] [font=宋體, arial]　[b]　FP...
2015-01-23

--BBS主題帖: 混合模式時鐘管理器及PLL - FPGA設計（2）

[font=宋體, arial]把握DCM、PLL、PMCD和MMCM知識是穩(wěn)健可靠的時鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時鐘資源，大多數設計人員在他們的FPGA設計中或多或少都會用到。不過對FPGA設計新手來說，什么時候用DCM、PLL、PMCD和MMCM四大類型中的哪一種，讓他們頗為困惑。賽靈思現有的FPGA中沒有一...
2015-01-22

--BBS主題帖: 混合模式時鐘管理器及PLL - FPGA設計

[font=宋體, arial]　[b]混合模式時鐘管理器[/b][/font] [font=宋體, arial]　　另一種類型的時鐘資源——混合模式時鐘管理器（MMCM），用于在與給定輸入時鐘有設定的相位和頻率關系的情況下，生成不同的時鐘信號。不過與DCM不同是，MMCM使用PLL來完成這一工作。Virtex-6FPGA中的時鐘管理模塊（CMT）有...
2015-01-22

--BBS主題帖: 賽靈思FPGA全局時鐘網絡結構詳解（3）

[font=宋體, arial]《3》點擊“Next”，進入時鐘緩存窗口，如圖9所示。默認配置為DCM輸出添加全局時鐘緩存以保證良好的時鐘特性。如果設計全局時鐘資源，用戶亦可選擇“Customize buffers”自行編輯輸出緩存。一般選擇默認配置即可。[/font] [align=center][font=宋體, arial]　　[img=610,336]http:...
2015-01-22

--BBS主題帖: 賽靈思FPGA全局時鐘網絡結構詳解（2）

[font=宋體, arial]在FPGA 設計中，消除時鐘的傳輸延遲，實現高扇出最簡單的方法就是用DLL，把CLK0 與CLKFB相連即可。利用一個DLL可以實現2倍頻輸出，如圖5所示。利用兩個DLL 就可以實現4倍頻輸出，如圖6所示。[/font] [align=center][font=宋體, arial]　　[img=452,541]http://www.elecfans.com/upl...
2015-01-22

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