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應(yīng)用開(kāi)發(fā)

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--BBS主題帖: FPGA+DSP的高速通信接口設(shè)計(jì)與實(shí)現(xiàn)

摘要：在雷達(dá)信號(hào)處理、數(shù)字圖像處理等領(lǐng)域中，信號(hào)處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢(shì)及DSP芯片在復(fù)雜算法處理上的優(yōu)勢(shì)，DSP+FPGA的實(shí)時(shí)信號(hào)處理系統(tǒng)的應(yīng)用越來(lái)越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點(diǎn)處理性能優(yōu)越，DSP的DSP+FPGA處理系統(tǒng)正廣泛應(yīng)用于復(fù)雜的信...
2015-08-20

--BBS主題帖: 利用可編程邏輯實(shí)現(xiàn)靈活高效的多媒體信號(hào)處理之二

由于可以把繁重的計(jì)算任務(wù)交給FPGA協(xié)處理器來(lái)完成，F(xiàn)PGA方案改善了性價(jià)比，見(jiàn)圖3。例如，同使用多達(dá)8個(gè)到10個(gè)DSP器件的方案相比，用一個(gè)DSP器件和一個(gè)FPGA實(shí)現(xiàn)的高清方案成本效益更高。ASSP無(wú)力支持快速改變和不斷發(fā)展的視頻和成像標(biāo)準(zhǔn)。由于可以方便地通過(guò)升級(jí)來(lái)支持更高的分辨率和最新引入的視頻標(biāo)準(zhǔn)...
2015-08-19

--BBS主題帖: 基于FPGA的視頻傳輸流發(fā)送系統(tǒng)設(shè)計(jì)之一

[b] 1 引言[/b] [color=#333333][font=微軟雅黑, Tahoma,]　　在目前的廣播電視系統(tǒng)中ASI接口是使用非常廣泛的一種接口形式，該接口隨同SPI一起被歐洲電信標(biāo)準(zhǔn)化協(xié)會(huì)（ETSI）制訂，以使不同廠家生產(chǎn)的MPEG2單元可以方便地進(jìn)行互聯(lián)。本設(shè)計(jì)方案以FPGA為核心器件，制作出了SPI-ASI接口轉(zhuǎn)換器。這套方...
2015-08-18

--BBS主題帖: 基于Virtex-5 FPGA設(shè)計(jì)Gbps無(wú)線通信基站

[color=#012]隨著以TD-SCDMA為代表的3G移動(dòng)通信全面進(jìn)入商用部署，[url=http://www.eechina.com/keyword/LTE]LTE[/url]標(biāo)準(zhǔn)基本完成，華為、愛(ài)立信成功實(shí)現(xiàn)LTE標(biāo)準(zhǔn)的現(xiàn)場(chǎng)演示[1]，以LTE-A、IMT-Advanced為標(biāo)準(zhǔn)的下一代移動(dòng)通信技術(shù)、標(biāo)準(zhǔn)與系統(tǒng)的研發(fā)也已經(jīng)開(kāi)始。[/color] [color=#012]　　國(guó)際電信聯(lián)...
2015-08-18

--BBS主題帖: 液晶顯示屏及其驅(qū)動(dòng)原理

一、液晶顯示屏[img=242,202]http://www.go-gddq.com/upload/2012-01/12010516287139.jpg[/img]　　1. 液晶顯示屏的背部結(jié)構(gòu)在[url=http://www.go-gddq.com/show.aspx?id=385926&cid=185]液晶顯示器[/url]中，液晶顯示屏一般是作為一個(gè)整體而存在的。這是因?yàn)橐壕骷奶厥庑砸约斑B接和裝配需要專用的...
2015-08-18

--BBS主題帖: fpga 輸入緩沖（4）

[size=5][color=#674EA7]1.IBUFG即輸入全局緩沖，是與專用全局時(shí)鐘輸入管腳相連接的首級(jí)全局緩沖。所有從全局時(shí)鐘管腳輸入的信號(hào)必須經(jīng)過(guò)IBUF元，否則在布局布線時(shí)會(huì)報(bào)錯(cuò)。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多種格式的IO標(biāo)準(zhǔn)。 G 單 2...
2015-08-14

--BBS主題帖: fpga 輸入緩沖（3）

[size=5][color=#674EA7]5． Logic + DCM + BUFG的使用方法： DCM同樣也可以控制并變換普通時(shí)鐘信號(hào)，即DCM的輸入也可以是普通片內(nèi)信號(hào)。使用全局時(shí)鐘資源的注意事項(xiàng)全局時(shí)鐘資源必須滿足的重要原則是：使用IBUFG或IBUFGDS的充分必要條件是信號(hào)從專用全局時(shí)鐘管腳輸入。換言之，當(dāng)某個(gè)信號(hào)從全局時(shí)鐘管...
2015-08-14

--BBS主題帖: fpga 輸入緩沖（2）

[b][size=5][color=#674EA7]IBUFDS、IBUFGDS和OBUFDS都是差分信號(hào)緩沖器，用于不同電平接口之間的緩沖和轉(zhuǎn)換。IBUFDS是差分輸入的時(shí)候用，OBUFDS是差分輸出的時(shí)候用，而IBUFGDS則是時(shí)鐘信號(hào)專用的輸入緩沖器。[/color][/size][/b][align=left][b][size=5][color=#674EA7]下面詳細(xì)說(shuō)明：[/color][/size]...
2015-08-14

--BBS主題帖: fpga 輸入緩沖

[size=5][color=#674EA7]目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。[/color][/size][size=5][color...
2015-08-14

--BBS主題帖: Xilinx FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法

“全局時(shí)鐘和第二全局時(shí)鐘資源”是FPGA同步設(shè)計(jì)的一個(gè)重要概念。合理利用該資源可以改善設(shè)計(jì)的綜合和實(shí)現(xiàn)效果；如果使用不當(dāng)，不但會(huì)影響設(shè)計(jì)的工作頻率和穩(wěn)定性等，甚至?xí)?dǎo)致設(shè)計(jì)的綜合、實(shí)現(xiàn)過(guò)程出錯(cuò)。本文總結(jié)了Xilinx FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法，并強(qiáng)調(diào)了應(yīng)用中的注意事項(xiàng)。...
2015-08-14

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