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↓在全部中搜索到 1239 條關于“SERDES”的信息，用時:0.033 sec.

--BBS主題帖: UltraScale SerDes收發器的秘密：你下一個設計需要多少T位的I/O帶寬？

[font=微軟雅黑,]任何在芯片間、板卡間或者暗箱間移動大量數據的系統設計都需要速度——很快的速度——在I/O帶寬形式下： • 串行背板 • 光接口 • 主機和對等體通信 • 芯片間通信[/font] [align=left][font=微軟雅黑,] 這是日前發布的賽靈思白皮書的主題，題目為“[url=ht...
2015-02-26

--BBS主題帖: 基于京微雅格低功耗FPGA的8b/10b SERDES的接口設計

[font=微軟雅黑, Tahoma,][b]摘要[/b] 串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸。隨著系統帶寬不斷增加至多吉比特范圍，并行接口已經被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經看到有內置SERDES 的FPGA 器件系列...
2015-02-14

--BBS主題帖: 優化封裝以滿足SerDes應用鍵合線封裝規范

[table=98%][tr][td][align=left]對于10Gbps及以上數據速率的SerDes，每個數據位的單位間隔是隨著近 20～30ps的信號上升/下降時間而縮短的。選擇合適的封裝互連結構，有效地傳輸這些信號已成為最大限度減少信號完整性問題的重要考慮因素，如串擾、阻抗不連續性等。對于低成本應用，鍵合線封裝是替代相對...
2014-11-22

--BBS主題帖: 一種因光纖漂移引起 SERDES FIFO 溢出的解決方案

[color=#000][font=Arial,]作者：[/font][/color][url=http://www.eechina.com/keyword/TI]TI[/url][color=#000][font=Arial,]公司李俊明[/font][/color] [font=Arial,] 摘要[/font] [color=#000][font=Arial,]分布式基站系統中，RRU 通常會通過光纖拉遠實現與 BBU 的遠程互聯。由于光纖自身的特...
2014-10-02

--BBS主題帖: 參考時鐘對SERDES性能的影響

[font=微軟雅黑,]我們知道，SERDES對參考時鐘有嚴格的相位噪聲性能要求。通常，SERDES供應商會根據其SERDES采用的PLL以及CDR架構特點，以及性能數據，提出對參考時鐘的相位噪聲的具體要求。這個要求，通常是以不降低其SERDES性能為依據的，一般情況下較嚴。那么，是不是一點也不能違背呢？作為供應商，...
2014-09-11

--BBS主題帖: 菜鳥如何搞定高速SerDes端口設計？4分鐘教程視頻幫你解決難題

[font=微軟雅黑,][color=#FD8900]作者：Steve Leibson, 賽靈思戰略營銷與業務規劃總監[/color] 速率高達數Gbps的高速SerDes收發器已經開始作為高端FPGA的標配了，但它們大都用在系統設計中。這是因為當它們工作時，它們只靠少數的幾個連接在很短時間內就把大量數據從這兒搬到那兒，這簡直太有用了。正...
2014-07-29

--BBS主題帖: 7系列SERDES發送側Phase Interpolator功能在POS接口中的應用

[font=微軟雅黑,]前言在很多無線或者有線的系統應用中，都需要器件的接收端能夠和鏈路的發送端的頻率做跟隨。通常的實現方案都是通過將SERDES的恢復時鐘引到芯片外部，然后通過一個cleanup PLL過濾抖動，然后同時再生出低相位抖動的跟隨時鐘，然后將此時鐘作為SERDES的參考時鐘。其典型場景如下： [...
2014-07-29

--BBS主題帖: 菜鳥如何搞定高速SerDes端口設計？4分鐘教程視頻幫你解決難題

[font=微軟雅黑,][color=#FD8900]作者：Steve Leibson, 賽靈思戰略營銷與業務規劃總監[/color] 速率高達數Gbps的高速SerDes收發器已經開始作為高端FPGA的標配了，但它們大都用在系統設計中。這是因為當它們工作時，它們只靠少數的幾個連接在很短時間內就把大量數據從這兒搬到那兒，這簡直太有用了。正...
2014-07-25

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