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應(yīng)用開發(fā)

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↓在全部中搜索到 3789 條關(guān)于“FPGA+CPU”的信息，用時:0.048 sec.

--BBS主題帖: 基于ARM內(nèi)核SoC的FPGA 驗(yàn)證環(huán)境設(shè)計方法

摘　要：針對片上系統(tǒng)(SoC) 開發(fā)周期較長和現(xiàn)場可編程門陣列(FPGA) 可重用的特點(diǎn)，設(shè)計了基于ARM7TDMI 處理器核的SoC 的FPGA 驗(yàn)證平臺，介紹了怎樣利用該平臺進(jìn)行軟硬件協(xié)同設(shè)計、IP核驗(yàn)證、底層硬件驅(qū)動和實(shí)時操作系統(tǒng)設(shè)計驗(yàn)證。使用該平臺通過軟硬件協(xié)同設(shè)計，能夠加快SoC 系統(tǒng)的開發(fā)。整個系統(tǒng)原理清...
2015-01-24

--BBS主題帖: FPGA作為從機(jī)與STM32進(jìn)行SPI協(xié)議通信

[size=14.0000pt][b]一．[/b][/size][size=14.0000pt][b]SPI協(xié)議簡要介紹[/b][/size] [size=12.0000pt]SPI，是英語Serial Peripheral Interface的縮寫，顧名思義就是串行外圍設(shè)備接口。SPI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時為PCB的...
2015-01-24

--BBS主題帖: FPGA編程時的一些注意事項(xiàng)

[b]問題:[/b] 隨著NI的FPGA產(chǎn)品的廣泛使用，很多同事和客戶都碰到了一些FPGA編程時遇到的問題。由于FPGA不能實(shí)時調(diào)試，每次修改一點(diǎn)代碼之后都要編譯很長時間之后才能看到修改的效果，所以，我們希望盡量在FPGA編寫代碼時就將更多的問題考慮到位。本文針對項(xiàng)目過程中碰到的一些實(shí)際問題進(jìn)行闡...
2015-01-23

--BBS主題帖: 用CPLD和Flash實(shí)現(xiàn)FPGA配置（2）

[font=Arial, Helvetica, sans-serif, 宋體]　從串配置時序圖如圖l所示。TPROGRAM是配置邏輯的復(fù)位時間，對xilinx VIRTEXE和VIRTEX2系列，最小應(yīng)大于300ns。TPL為復(fù)位延遲時問，表明配置邏輯復(fù)位的延續(xù)。對VIRTEXE系列來說，當(dāng)復(fù)位信號PROG變?yōu)楦唠娖綍r，INIT立即變?yōu)楦唠娖?，配置邏輯就可以接收配置?shù)...
2015-01-22

--BBS主題帖: FPGA/CPLD的使用

[font=微軟雅黑, Tahoma,]PLD能做什么呢？可以毫不夸張的講，PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74電路，都可以用PLD來實(shí)現(xiàn)。PLD如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計的正確...
2015-01-22

--BBS主題帖: 基于FPGA的跨時鐘域信號處理(2)

[align=center][font=Arial, Helvetica, sans-serif, 宋體][size=12px][font=宋體][color=#000000][img]http://space.ednchina.com/Upload/2009/7/24/9b407081-246c-49e0-b0f7-632c6401c11d.jpg[/img][/color][/font][/size][/font][/align] [align=center][align=center][font=Arial, Helvetica, san...
2015-01-22

--BBS主題帖: 基于FPGA的跨時鐘域信號處理

[font=Arial, Helvetica, sans-serif, 宋體][size=12px][color=#000000][font=宋體]上次提出了一個處于異步時鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個異步時鐘域中出現(xiàn)的很典型的問題。也就是要用一個反例來說明沒有足夠重視異步通信會給整個設(shè)計帶來什么樣的危害。[/fon...
2015-01-22

--BBS主題帖: 采用FPGA協(xié)處理器實(shí)現(xiàn)算法加速的技巧

[font=微軟雅黑,]當(dāng)今的設(shè)計工程師受到面積、功率和成本的約束，不能采用GHz級的計算機(jī)實(shí)現(xiàn)嵌入式設(shè)計。在嵌入式系統(tǒng)中，通常是由相對數(shù)量較少的算法決定最大的運(yùn)算需求。使用設(shè)計自動化工具可以將這些算法快速轉(zhuǎn)換到硬件協(xié)處理器中。然后，協(xié)處理器可以有效地連接到處理器，產(chǎn)生“GHz”級的性能。[/fo...
2015-01-21

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