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↓在全部中搜索到 1648 條關于“PLD”的信息，用時:0.037 sec.

--BBS主題帖: 談談FPGA與CPLD的區別

[font=微軟雅黑,]盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結構上的差異,具有各自的特點: ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發器豐富的結構,而CPLD更適合于觸發器有限而乘積項豐富的結構。 ②CPLD的連續式布線結構決...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數字電路設計經驗分享（1）

[font=微軟雅黑,]在數字電路的設計中，時序設計是一個系統性能的主要標志，在高層次設計方法中，對時序控制的抽象度也相應提高，因此在設計中較難把握，但在理解RTL電路時序模型的基礎上，采用合理的設計方法在設計復雜數字系統是行之有效的，通過許多設計實例證明采用這種方式可以使電路的后仿真通過率...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數字電路設計經驗分享（3）

[font=微軟雅黑,]注意：當使用多級非門的時候綜合器往往會將其優化掉，因為綜合器會認為一個信號非兩次還是它自己。[/font] [font=微軟雅黑,]需要說明的是在FPGA/CPLD內部結構是一種標準的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標準宏單元。雖然不同的廠家的芯片宏單元的結構不同，但概...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數字電路設計經驗分享（4）

[font=微軟雅黑,]2.4 信號輸出[/font] [font=微軟雅黑,]當你需要將FPGA/CPLD內部的信號通過管腳輸出給外部相關器件的時候，如果不影響功能最好是將這些信號通過用時鐘鎖存后輸出。因為通常情況下一個板子是工作于一種或兩種時鐘模式下，與FPGA/CPLD相連接的芯片的工作時鐘大多數情形下與FPGA的時鐘同源...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數字電路設計經驗分享（5）

[font=微軟雅黑,]2.6.3 多級邏輯時鐘當產生門控時鐘的組合邏輯超過一級(即超過單個的“與”門或“或”門)時，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控PLD設計中的觸發器。[/font] [font=微軟雅黑,]...
2014-11-24

--BBS主題帖: 數字電路中的幾個基本概念－－FPGA開發與學習連載5

[font=微軟雅黑,]建立時間和保持時間建立時間（setuptime）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間，如果保持時間不夠，數據同樣不...
2014-11-24

--BBS主題帖: FPGA基礎知識問答500問連載（二）-－"我與FPGA連載活動"

[font=微軟雅黑,]Q16：FPGA設計中對時鐘的使用？（例如分頻等）[/font] [font=微軟雅黑,]FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用...
2014-11-23

--BBS主題帖: FPGA設計的常見問題－ZZ

[font=微軟雅黑,]1 數字電路設計中的幾個基本概念： 1.1 建立時間和保持時間：建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不...
2014-11-23

--BBS主題帖: FPGA競爭加劇，誰會笑到最后？

[font=微軟雅黑,]隨著半導體工藝尺寸不斷縮小，更小工藝尺寸下的ASIC研發成本呈現指數級的增長，如下圖所示，也許在65nm時候，ASIC的研發成本為3700萬美元左右，但是到了32nm節點，這個成本會飆升到9500萬美元左右！如果按一個芯片5美元計算，要收入研發成本就要賣出1800萬以上的芯片！這在目前大家提倡...
2014-11-23

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