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↓在全部中搜索到 813 條關于“TCO”的信息，用時:0.030 sec.

--BBS主題帖: 互連時序模型與布線長度分析

[font=微軟雅黑, Tahoma,][b]高速數字電路互連時序模型與布線長度分析[/b][/font] [font=微軟雅黑, Tahoma,] 高速電路設計領域，關于布線有一種幾乎是公理的認識，即“等長”走線，認為走線只要等長就一定滿足時序需求，就不會存在時序問題。本文對常用高速器件的互連時序建立模型，并給出一般性的時...
2015-06-20

--BBS主題帖: 高速電路設計中時序計算方法與應用實例

[font=微軟雅黑, Tahoma,][b]1滿足接收端芯片的建立，保持時間的必要性[/b][/font] [font=微軟雅黑, Tahoma,]在高速數字電路設計中，由于趨膚效應、臨近干擾、電流高速變化等因素，設計者不能單純地從數字電路的角度來審查自己的產品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以...
2015-06-19

--BBS主題帖: 高速電路設計中時序計算方法與應用實例

[font=宋體, arial]滿足接收端芯片的建立，保持時間的必要性[/font] [font=宋體, arial]　　在高速數字電路設計中，由于趨膚效應、臨近干擾、電流高速變化等因素，設計者不能單純地從數字電路的角度來審查自己的產品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以發現，信號的高頻...
2015-06-02

--BBS主題帖: 高速數字電路設計：互連時序模型與布線長度分析

[font=Arial, Helvetica, sans-serif, 宋體][b]關鍵字：PCB DDR SDRAM PHY芯片 [/b][/font] [font=Arial, Helvetica, sans-serif, 宋體][b][i]高速數字電路互連時序模型與布線長度分析[/i][/b] [url=http://www.ednchina.com/SEARCH/ART/%B8%DF%CB%D9%B5%E7%C2%B7.HTM]高速電路[/url]設計領域...
2015-06-01

--BBS主題帖: 互連時序模型與布線長度分析

[font=微軟雅黑, Tahoma,][b]高速數字電路互連時序模型與布線長度分析[/b][/font] [font=微軟雅黑, Tahoma,] 高速電路設計領域，關于布線有一種幾乎是公理的認識，即“等長”走線，認為走線只要等長就一定滿足時序需求，就不會存在時序問題。本文對常用高速器件的互連時序建立模型，并給出一般性的時...
2015-05-31

--BBS主題帖: 四種常用FPGA/CPLD設計思想與技巧

本文討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線操作、數據接口同步化，都是FPGA/CPLD邏輯設計的內在規律的體現，合理地采用這些設計思想能在FPGA/CPLD設計工作種取得事半功倍的效果。 FPGA/CPLD的設計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的...
2015-05-31

--BBS主題帖: IP核使用集錦

[color=#333333][font=微軟雅黑, Tahoma,]一、了解altpll（繁體中文）介紹 [/font][/color] [color=#333333][font=微軟雅黑, Tahoma,]Cyclone™ FPGA具有鎖相迴路（PLL）和全局時鐘網，提供完整的時鐘管理方案。Cyclone PLL具有時鐘倍增和倍減、相位偏移、可編程佔空比和外部時鐘輸出，進行系統級...
2015-05-30

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