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↓在全部中搜索到 1588 條關于“DCM??”的信息，用時:0.074 sec.

--BBS主題帖: 一種數字示波器的微處理器硬件設計

[font=Tahoma, SimSun, Verdana, Arial][b]引言[/b][/font] [font=Tahoma, SimSun, Verdana, Arial]　　隨著通信技術的迅猛發展，電信號越來越復雜化和瞬態化，開發人員對測量領域必不可少的工具——數字示波器的性能提出了越來越高的要求。最大限度提高實時采樣率和波形捕獲能力成為了國內外眾多數字...
2014-03-17

--BBS主題帖: 利用賽靈思ISE功耗估算工具XPower實現低功耗FPGA電子系統優化技巧與方法

作者：萬娟，武杰，孔陽，謝明璞來源：電子技術應用本文首先與實測系統功耗進行對比，驗證了Xilinx公司ISE軟件包中FPGA功耗估算工具XPower的準確性。然后對FPGA設計中影響系統功耗的幾個相互關聯的參數進行取樣，通過軟件估算不同樣點下的系統功耗，找到功耗最低的取樣點，得到最佳設計參數，從...
2014-03-16

--BBS主題帖: 基于FPGA的動態可重構系統設計與實現

[b]引言[/b] 由于數字邏輯系統功能復雜化的需求，單片系統的芯片正朝著超大規模、高密度的方向發展。對于一個大規模的數字系統而言，系統規模是基于各種邏輯功能模塊的組合。但是，無論是時序邏輯系統，還是組合邏輯系統，或者組合／時序混合系統，從時間軸上來看，系統中的各個功能模塊并不是時刻都...
2014-03-16

--BBS主題帖: 基于賽靈思Spartan－3E FPGA的磁浮軸承控制系統研究

來源：電子元器件應用作者：董菊華，李鵬，胡波西南交通大學 [b]0 引言[/b] 磁浮軸承(Magnetic Bearing)是以磁性力完全非接觸式支持旋轉體的軸承，其廣義上的定義是可支持直線運動物體的軸承及局部有機械性接觸的軸承。其作用原理是借磁場感應產生的磁浮力來抵抗重力場及轉軸運動時產生的作用力，將...
2014-03-13

--BBS主題帖: 技巧分享：Xilinx FPGA全局時鐘和第二全局時鐘資源的使用方法

目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用...
2014-03-12

--BBS主題帖: 基于FPGA的動態可重構系統設計與實現

[b]引言[/b] 由于數字邏輯系統功能復雜化的需求，單片系統的芯片正朝著超大規模、高密度的方向發展。對于一個大規模的數字系統而言，系統規模是基于各種邏輯功能模塊的組合。但是，無論是時序邏輯系統，還是組合邏輯系統，或者組合／時序混合系統，從時間軸上來看，系統中的各個功能模塊并不是時刻都...
2014-03-12

--BBS主題帖: 基于賽靈思Spartan－3E FPGA的磁浮軸承控制系統研究

來源：電子元器件應用作者：董菊華，李鵬，胡波西南交通大學 [b]0 引言[/b] 磁浮軸承(Magnetic Bearing)是以磁性力完全非接觸式支持旋轉體的軸承，其廣義上的定義是可支持直線運動物體的軸承及局部有機械性接觸的軸承。其作用原理是借磁場感應產生的磁浮力來抵抗重力場及轉軸運動時產生的作用力，將...
2014-03-12

--BBS主題帖: FPGA基礎知識問答500問連載（二）-－"我與FPGA連載活動"

[b]Q16：FPGA設計中對時鐘的使用？（例如分頻等）[/b] FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DL...
2014-03-10

--BBS主題帖: 賽靈思FPGA中LVDS差分高速傳輸的實現－－ZT

低壓差分傳送技術是基于低壓差分信號(Low Volt-agc Differential signaling)的傳送技術，從一個電路板系統內的高速信號傳送到不同電路系統之間的快速數據傳送都可以應用低壓差分傳送技術來實現，其應用正變得越來越重要。低壓差分信號相對于單端的傳送具有較高的噪聲抑制功能，其較低的電壓擺幅允許差分...
2014-03-10

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