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應(yīng)用開(kāi)發(fā)

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↓在全部中搜索到 7813 條關(guān)于“UART”的信息，用時(shí):0.048 sec.

--BBS主題帖: Nexys3學(xué)習(xí)手記8：FT232之高速UART

[color=#2e2e2e][font=微軟雅黑,]繼續(xù)上一節(jié)的工程，這里要接著在XPS上擴(kuò)展一個(gè)UART外設(shè)，配合板載的USB2UART芯片F(xiàn)T232R做個(gè)高速串口傳輸測(cè)試。首先打開(kāi)上一個(gè)ISE工程，然后雙擊頂層模塊下的mycpu模塊即可開(kāi)啟硬件開(kāi)發(fā)平臺(tái)XPS，如圖1所示。[/font][/color][img]http://files.chinaaet.com/ima...
2014-10-10

--BBS主題帖: Verilog實(shí)現(xiàn)UART之一：接收模塊

[font=微軟雅黑,]1.UART的幀格式[/font] [font=微軟雅黑,]　　異步串行數(shù)據(jù)的一般格式是：起始位+數(shù)據(jù)位+停止位，其中起始位1位，8位數(shù)據(jù)位，奇校驗(yàn)、偶校驗(yàn)或無(wú)校驗(yàn)位；停止位可以是1、2位，LSB first： [/font] [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201405/7209-12455-1.jp...
2014-08-20

--BBS主題帖: Verilog實(shí)現(xiàn)UART之二：發(fā)送模塊

[font=微軟雅黑,]1.發(fā)送原理：[/font] [font=微軟雅黑,]　　當(dāng)并行數(shù)據(jù)準(zhǔn)備好后，如果得到發(fā)送指令，則將數(shù)據(jù)按UART協(xié)議輸出，先輸出一個(gè)低電平的起始位，然后從低到高輸出8個(gè)數(shù)據(jù)位，接著是可選的奇偶校驗(yàn)位，最后是高電平的停止位；[/font] [font=微軟雅黑,]　　由于發(fā)送時(shí)鐘clk16x為波特率的16倍，...
2014-08-20

--BBS主題帖: 基于FPGA的內(nèi)置并行CRC校驗(yàn)的UART

[font=微軟雅黑,]摘要：基于串行異步收發(fā)器（UART）的通信中經(jīng)常用到循環(huán)冗余校驗(yàn)（CRC），常見(jiàn)的CRC校驗(yàn)電路多為串行校驗(yàn)，校驗(yàn)所需時(shí)鐘周期較多，基于查找表或輸入矩陣轉(zhuǎn)換的并行算法，需要存儲(chǔ)余數(shù)表，占用大量的硬件資源。該文利用輸入和校驗(yàn)多項(xiàng)式的邏輯關(guān)系，成功地將基于字節(jié)的并行CRC校驗(yàn)算法...
2014-07-29

--BBS主題帖: UART在FPGA上的設(shè)計(jì)與實(shí)現(xiàn)

[float=left][font=微軟雅黑,][url=http://xilinx.eetrend.com/][img]http://xilinx.eetrend.com/sites/xilinx.eetrend.com/themes/corolla/images/xilinx-eetrend-logo.png[/img][/url] 技術(shù)與方案 [list][*][url=http://xilinx.eetrend.com/category/19]DSP[/url][*][url=http://xilinx.eetr...
2014-07-29

--BBS主題帖: EFM32片內(nèi)外設(shè)——USART之UART Rx interrupt

簡(jiǎn)介：USART集成了SPI及UART，所以僅僅只有SPI的demo是不夠的。因此，才有了這段最簡(jiǎn)單的UART的運(yùn)行例程。發(fā)送使用循環(huán)發(fā)送。接收使用中斷接收。硬件準(zhǔn)備：TG STK ，將20pin 擴(kuò)展口的4腳與6腳相連接。第4腳為PD0，Tx，第6腳為PD1，Rx。軟件流程：UART配置完畢之后，在主函數(shù)中不停的發(fā)送0到9. 而...
2014-07-26

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