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↓在全部中搜索到 1299 條關于“Valid”的信息，用時:0.031 sec.

--BBS主題帖: Xilinx FPGA設計約束的分類

[font=微軟雅黑,]摘要：本文主要通過一個實例具體介紹ISE中通過編輯UCF文件來對FPGA設計進行約束，主要涉及到的約束包括時鐘約束、群組約束、邏輯管腳約束以及物理屬性約束。 Xilinx定義了如下幾種約束類型：[/font] [font=微軟雅黑,]• “Attributes and Constraints” • “CPLD Fitter...
2015-01-19

--BBS主題帖: Timing Closure on FPGAs

[font=微軟雅黑,]Have you ever written code that behaves correctly under a simulator only to have intermittent failures in the field? Or maybe your code no longer functions properly when you compile with a newer version of your tool chain. You review your test bench and verify 100...
2015-01-17

--BBS主題帖: Vivado HLS之濾波器實現

[font=微軟雅黑,]環境：win7 64 vivado 2014.1 開發板：zedboard version d xc7z020clg484-1 目標：使用HLS創建一個FIR濾波器，并對其源程序、HLS優化等進行分析。[/font] [font=微軟雅黑,]說明：文本在參考官網資料的基礎上整理而成。[/font] [font=微軟雅黑,]注意：本文中所有的源碼、工程文件在...
2014-12-07

--BBS主題帖: CM3權威指南CnR2 閱讀筆記 2（5）

72. P193 喚醒小節:　　 P194 SleepOnExit 自動睡眠功能演示 73. P194 多機通信功能　(有機會再看) 74. P202 CM3共支持8個regions,允許把每個region進1步劃分為更小的子region 次外還允許啟用1個背景region(即沒有MPU時的全部地址空間) 75. P204 PRIVDEFENA =1 允許特權級訪問...
2014-11-24

--BBS主題帖: 說說系統時序

[font=微軟雅黑,]對于系統設計工程師來說，時序問題在設計中是至關重要的，尤其是隨著時鐘頻率的提高，留給數據傳輸的有效讀寫窗口越來越小，要想在很短的時間限制里，讓數據信號從驅動端完整地傳送到接收端，就必須進行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質量是...
2014-11-23

--BBS主題帖: 基于EPG3231和閃存的聲音播放器設計

[font=微軟雅黑, Tahoma,]提出一種在單片機系統中比較簡單地使用大容量NAND Flash存儲器的方法。與一般方法相比，編寫應用程序的程序員不需要掌握計算機文件系統的規范，只要按照NAND Flash的讀、寫、擦除等時序對其進行操作，把NANDFlash當成NOR Flash或SRAM來對待，這樣存儲器的物理地址對程序員而言...
2014-11-15

--BBS主題帖: 如何在ISE中更新老版本的IP核

[font=微軟雅黑,]今天在ISE中打開以前做的一個工程時，總是不停地提示 INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the selected IP Block_Memory_Generator v3.1 to a more recent version. 老版本是ISE11.1中生成的，現在用12.4了，推薦更新IP核。于是摸索了一下，...
2014-11-14

--BBS主題帖: FPGA工程師的研發之道——總線的研究

[font=宋體, arial]如果設計中有多個模塊，每個模塊內部有許多寄存器或者存儲塊需要配置或者提供讀出那么實現方式有多種，主要如下：[/font] [font=宋體, arial]　　實現方式一：可以在模塊頂部將所有寄存器引出，提供統一的模塊進行配置和讀出。這種方式簡單是簡單，但是頂層連接工作量較大，并且如果...
2014-11-08

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