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↓在全部中搜索到 1588 條關于“DCM??”的信息，用時:0.048 sec.

Virtex-5中動態(tài)DCM的設計方法

在許多電路設計中，會涉及到可變時鐘的問題。比如：一個FPGA和A／D采集芯片組成的采集卡，要求A／D采樣時鐘可變，F(xiàn)PGA對采樣數(shù)據(jù)進行處理，為保證數(shù)據(jù)的準確率，首先要對A／D輸出的采樣時鐘進行鎖定。在使用Virtex-5時，簡單DCM就無法達到要求，采用動態(tài)DC2M就可以解決該問題。另外，在時鐘受到干擾的情...
2012-03-21

Xilinx DCM的使用

目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅(qū)動設計的主時鐘，以達到最低的時鐘抖動和延遲。FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設計了專用...
2012-03-21

DCM的使用

在Spartan-3 FPGA中使用DCM 在Spartan-3 FPGA中使用DCM(Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs) DCM主要功能1. 分頻倍頻：DCM可以將輸入時鐘進行multiply或者divide，從而得到新的輸出時鐘。2. 去skew：DCM還可以消除clock的skew，所謂skew就是由于傳輸引起的同一時鐘到達不同地點...
2011-12-31

--BBS主題帖: [求助] 關于DCM移相的問題

想用DCM實現(xiàn)某一輸入信號移相90度輸出的功能，可是輸出波形總是不對。現(xiàn)象：內(nèi)、外反饋都試過，反饋值1X、2X都試過，輸入信號加到clkin端，輸出從clk90得到，輸入頻率40M、20K都試過，可是得到的波形用示波器看是很尖的脈沖，且幅度也沒有3。3伏，大概只有幾百毫伏，脈沖的位置是輸入方波的跳變沿處（即...
2007-06-03

--BBS主題帖: dcm的問題！！

DCm輸入時鐘是由射頻供給的差分時鐘，同時將差分時鐘通過BUFG輸給下一個PCB搬上的MGT，但為什么mgt的channel_up總是一會高一會低呢？原因可能處在哪？大家?guī)兔ο胂耄x謝！
2007-06-03

--BBS主題帖: [求助] 關于DCM移相的問題

想用DCM實現(xiàn)某一輸入信號移相90度輸出的功能，可是輸出波形總是不對。現(xiàn)象：內(nèi)、外反饋都試過，反饋值1X、2X都試過，輸入信號加到clkin端，輸出從clk90得到，輸入頻率40M、20K都試過，可是得到的波形用示波器看是很尖的脈沖，且幅度也沒有3。3伏，大概只有幾百毫伏，脈沖的位置是輸入方波的跳變沿處（即...
2007-06-03

--BBS主題帖: SPARTAN-II沒有DCM阿。

我用的周立功的SPARTAN-II的開發(fā)板，沒有DCM模塊阿。那若不用DCM的話，那就不能用寄存器來改變分頻比了？？我看SPARTAN-II的數(shù)據(jù)手冊關于DLL的部分只有幾個實現(xiàn)2倍頻 4倍頻的例子[attach]775[/attach]
2007-01-16

--BBS主題帖: DCM怎么不能工作？

我用的Spartan3，用DCM時就按照ip core的向?qū)В阉徊揭徊降奶詈昧耍缓蠓诺巾攲拥脑韴D中。但是，下載到FPGA里面后，不工作，連LOCKED引腳都始終無效為低。我的CLKIN是從GCLK0引腳輸入的，但是這個引腳是和一個user IO腳復用的，是不是需要設置一下這個引腳作為GCLK0使用？
2006-12-22

--BBS主題帖: [求助]DCM的問題

我用向?qū)闪艘粋€DCM的模塊，可是我用的是VHDL，模塊的例子是Verilog，那我怎么例化呢
2006-10-27

--BBS主題帖: [求助]MODELSIM下仿真DCM的問題求助

我在做前仿真DCM時，輸出的時鐘是對的，但是LOCKED信號一直保持為低。這個是什么原因呢？搜了下以前的帖子也沒發(fā)現(xiàn)有相關的內(nèi)容，哪位兄弟知道的，幫幫忙，謝了！！
2006-08-17

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