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↓在 論壇帖子 中搜索到 461 條關(guān)于“SERDES”的信息，用時:0.002 sec.

--BBS主題帖: 高性能FPGA中的高速SERDES接口

[b]　引言[/b] [color=#333333][font=微軟雅黑, Tahoma,]　　串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES是獨立的ASSP或ASIC器件。在過去幾年中已經(jīng)看到有內(nèi)...
2015-09-19

--BBS主題帖: 基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計

[font=微軟雅黑, Tahoma,][b]摘要[/b] 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列...
2015-06-28

--BBS主題帖: 基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計

[font=宋體, arial][b][導(dǎo)讀][/b] 隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列，但多見于高端FPGA芯片中，而且價格昂貴。[/font] [font=宋體, ...
2015-06-13

--BBS主題帖: FPGA實現(xiàn)中的SERDES接口設(shè)計和測試

近年來，芯片功能的增強和數(shù)據(jù)吞吐量要求推動了芯片產(chǎn)業(yè)從低速率數(shù)據(jù)并行連接轉(zhuǎn)變到高速串行連接。這個概念被稱為[url=http://upload.semidata.info/new.eefocus.com/article/image/2008/01/04/50bb96335bba3.htm]SERDES[/url](Serializer-Deserializer)，包括在高速差分對上串行地傳送數(shù)據(jù)，而不是用低...
2015-05-30

--BBS主題帖: 教你如何進行Xilinx SerDes調(diào)試

[font=宋體, arial]FPGA SERDES的應(yīng)用需要考慮到板級硬件，SERDES參數(shù)和使用，應(yīng)用協(xié)議等方面。由于這種復(fù)雜性，SERDES的調(diào)試工作對很多工程師來說是一個挑戰(zhàn)。本文將描述SERDES的一般調(diào)試方法，便于工程師準確快速定位和解決問題。[/font] [font=宋體, arial][b]1. 硬件檢測[/b][/font] [font=宋體,...
2015-05-23

--BBS主題帖: 基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計

[font=微軟雅黑, Tahoma,][b]摘要[/b] 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列...
2015-04-30

--BBS主題帖: Zynq UltraScale+ MPSoC系列有多少SerDes接口？

[font=微軟雅黑,][img=600,338]http://xilinx.eetrend.com/files-eetrend-xilinx/imagecache/image600/article/201503/8398-16927-zynq_ultrascale_mpsoc.jpg[/img] [color=#FF8000]作者：Steve Leibson, 賽靈思戰(zhàn)略營銷與業(yè)務(wù)規(guī)劃總監(jiān)[/color] 在高性能系統(tǒng)中越來越多地使用高速串行互聯(lián)意味著你...
2015-03-22

--BBS主題帖: 教你如何進行Xilinx SerDes調(diào)試

[font=宋體, arial]FPGA SERDES的應(yīng)用需要考慮到板級硬件，SERDES參數(shù)和使用，應(yīng)用協(xié)議等方面。由于這種復(fù)雜性，SERDES的調(diào)試工作對很多工程師來說是一個挑戰(zhàn)。本文將描述SERDES的一般調(diào)試方法，便于工程師準確快速定位和解決問題。[/font] [font=宋體, arial][b]1. 硬件檢測[/b][/font] [font=宋體,...
2015-03-12

--BBS主題帖: 基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計

[font=微軟雅黑, Tahoma,][b]摘要[/b] 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列...
2015-02-28

--BBS主題帖: 參考時鐘對SERDES性能的影響

[font=微軟雅黑,]我們知道，SERDES對參考時鐘有嚴格的相位噪聲性能要求。通常，SERDES供應(yīng)商會根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點，以及性能數(shù)據(jù)，提出對參考時鐘的相位噪聲的具體要求。這個要求，通常是以不降低其SERDES性能為依據(jù)的，一般情況下較嚴。那么，是不是一點也不能違背呢？作為供應(yīng)商，...
2015-02-27

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