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↓在 論壇帖子 中搜索到 110 條關于“SystemVerilog”的信息，用時:0.003 sec.

--BBS主題帖: 如何采用SystemVerilog來改善基于FPGA的ASIC原型

[color=#333333][font=微軟雅黑, Tahoma,] ASIC在解決高性能復雜設計概念方面提供了一種解決方案,但是ASIC也是高投資風險的,如90nm ASIC/SoC設計大約需要2000萬美元開發成本.為了降低成本,現在可采用FPGA來實現ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實現,這就需要考慮如何來連接ASIC設計中所有...
2015-08-21

--BBS主題帖: SystemVerilog語言簡介

[font=微軟雅黑, Tahoma,]1. 接口（Interface） Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設計的各個模塊定義端口，我們必須對期望的硬件設計有一個詳細的認識。不幸的是，在設計的早期，我們很難把握設計的細節。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，...
2015-06-28

--BBS主題帖: 通過將SystemC和SystemVerilog集成在單個環境中獲得事務級建模和高級驗證功能

[color=#333333][font=微軟雅黑, Tahoma,]盡管業界對SystemC或SystemVerilog哪個更適用于系統設計和驗證仍有爭論，但已經不需要在兩個之間作出選擇。通過互補的方式對它們高效地加以利用可以促進那些高級驗證方法的成功運用。這些高級驗證方法通常會采用受限隨機測試生成、功能覆蓋、聲明和事務級建模(...
2015-04-30

--BBS主題帖: SystemVerilog已在驗證領域立穩腳跟

[font=微軟雅黑, Tahoma,]簡單明了的Verilog硬件描述語言是一種純粹的為IC設計人員開發的語言，它包含用于生成一個綜合到門級所需IC網表的所有構件。但是對今天極度復雜的IC設計而言，它已無法滿足驗證領域的需求。幾年前，Accellera的SystemVerilog工作組開始尋求在Verilog基礎之上創建一種新的設計...
2015-04-28

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（9）

vmm_xvc_manager類相對xvc_manager還提供了幾個附加元素（elements），包括控制行為知曉（notificationsto controlcations），一個預定義的命令文件結構，一個包括行為控制，事件控制，中斷，執行，日志的命令格式。因為這個命令文件描述測試情節，因而不需要重新編譯測試平臺或者DUT運行不同情節。用戶...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（8）

vmm_log類提供了ＶＭＭ信息（message）服務接口，這樣不論其來源，所有信息能被有效體現出來。信息服務基于幾個概念來描述及控制信息：信息來源（transactor,generator,test case等）信息過濾器（promote,demote,suppress 信息）信息類型（failure,timing error,debug in...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（7）

3.5 事務級模型（Transaction-level models）文章中描述的系統級驗證方法在事務級中經常需要承擔對DUT部分進行建模任務。編寫一個完整設計事務級模型是現代驗證方法學一部分。對一些情況，設計中第一個模塊是在RTL級編寫，設計中事務級模塊編寫似乎是花費昂貴的行為，因此實際設計中常貶低這種...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（6）

[color=#0000FF][b] [/b][/color]3.3XVC管理器(XVC manager) [color=#0000FF][b] [/b][/color]XVC管理器是一個用于高層次XVC之間同步而可選的驗證單元。用戶可根據系統或一個具體測試對同步或XVC控制機制進行定義。驗證環境中只能例化XVC管理器一次；當需要運用多個管理器時則需要在另外一個層次中...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（5）

3 SystemVerilog驗證方法學：ESL [color=#0000FF][b] [/b][/color]3.1系統級驗證介紹 [color=#0000FF][b] [/b][/color]通常術語中，電子系統指的是一個設計總包含模塊獨立設計，模塊獨立驗證以及模塊之間底層互聯。系統級驗證指的是對這些獨立模塊（block）之間是否能正確交互的驗證。每一...
2015-01-23

--BBS主題帖: 基于SystemVerilog語言的驗證方法學（4）

[color=#0000FF][b][/b][/color]2.3結果檢查 [color=#0000FF][b] [/b][/color]雖然帶約束隨機激勵產生方式能快速生成很多測試情況，還需要對結果進行檢查以確保設計對所有用例執行結果正確。結果檢查分為數據檢查和協議檢查。數據檢查依賴于測試平臺能力。需要測試平臺記錄被測試設計輸出結果順序變...
2015-01-23

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