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應(yīng)用開(kāi)發(fā)

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↓在 論壇帖子 中搜索到 1148 條關(guān)于“PLD”的信息，用時(shí):0.004 sec.

--BBS主題帖: 用CPLD和Flash實(shí)現(xiàn)FPGA配置

電子設(shè)計(jì)自動(dòng)化EDA(Electronic Design Automation)是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程邏輯器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。該過(guò)程目前已廣泛應(yīng)用于電子電路與系統(tǒng)的設(shè)計(jì)和產(chǎn)品的開(kāi)發(fā)中．...
2007-05-09

--BBS回帖(查看原帖)

從串配置時(shí)序圖如圖l所示。TPROGRAM是配置邏輯的復(fù)位時(shí)間，對(duì)xilinx VIRTEXE和VIRTEX2系列，最小應(yīng)大于300ns。TPL為復(fù)位延遲時(shí)問(wèn)，表明配置邏輯復(fù)位的延續(xù)。對(duì)VIRTEXE系列來(lái)說(shuō)，當(dāng)復(fù)位信號(hào)PROG變?yōu)楦唠娖綍r(shí)，INIT立即變?yōu)楦唠娖剑渲眠壿嬀涂梢越邮张渲脭?shù)據(jù)流；而對(duì)于VIRTEX2系列，TPL最小有500ns的延...
2007-05-09

--BBS回帖(查看原帖)

There are no Nios II processors available which match the values specified.Please check that your PLD is correctly configured, downloading a new SOFfile if necessary.說(shuō)明你的sopc中的 nios和你flash的tagetboard中的nios不一樣，你可以重新下sof。如果不行，你可以重新編譯項(xiàng)目或者重做tag...
2007-04-15

--BBS主題帖: [求助]關(guān)于uclinux的下載疑問(wèn)

請(qǐng)教高手～～我在nios2上加載的uclinux，配置和編譯沒(méi)有問(wèn)題，為什么下載不到板子上的flash？錯(cuò)誤信息如下：# This file was automatically generated by the Nios II IDE Flash Programmer.## It will be overwritten when the flash programmer options change.#cd C:/altera/quartus60/myproject/de...
2007-04-15

--BBS主題帖: EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，

EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)...
2007-04-08

--BBS主題帖: CPLD

CPLD來(lái)自EEWiki.跳轉(zhuǎn)到: 導(dǎo)航, 搜索CPLD是指結(jié)構(gòu)比較復(fù)雜的可編程邏輯器件，它包括下述輸出宏單元結(jié)構(gòu)： (1)可編程I/O 允許用戶(hù)對(duì)這些引腳編程，作為輸入或輸出。 (2)寄存器輸出和反饋可用于實(shí)現(xiàn)計(jì)數(shù)器和移位寄存器等。 (3)異或門(mén)輸出結(jié)構(gòu)，可用于一般用戶(hù)多功能計(jì)數(shù)，能十分有效地建立大的計(jì)數(shù)器。 A...
2007-04-08

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