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↓在 論壇帖子 中搜索到 110 條關于“SystemVerilog”的信息，用時:0.002 sec.

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呵呵，我也有這個，不過還是要感謝樓主。順便我把WORD版的也傳上來，要是有需要的，可以下載看，方便一點，呵呵 SystemVerilog語言簡介 [align=right][color=#000066][此貼子已經(jīng)被作者于2005-12-8 14:39:44編輯過][/color][/align]
2005-12-08

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25. 連續(xù)賦值的增強在Verilog中，連續(xù)賦值語句的左側(cè)只能是線網(wǎng)類型，例如wire。連續(xù)賦值語句被認為是線網(wǎng)的驅(qū)動源，而線網(wǎng)可以擁有任意數(shù)據(jù)的驅(qū)動源。SystemVerilog允許除reg類型以外的任何數(shù)據(jù)類型用于連續(xù)賦值語句的左側(cè)。與線網(wǎng)不同，所有其它數(shù)據(jù)類型被限制為只能有一個連續(xù)賦值語句驅(qū)動。為相同的...
2005-12-08

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22. 新的過程Verilog使用always過程來表示時序邏輯、組合邏輯和鎖存邏輯的RTL模型。綜合工具和其它軟件工具必須根據(jù)過程起始處的事件控制列表以及過程內(nèi)的語句來推斷always過程的意圖。這種推斷會導致仿真結(jié)果和綜合結(jié)果之間的不一致。SystemVerilog增加了三個新的過程來顯式地指示邏輯的意圖。. ...
2005-12-08

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18. 底部檢測的循環(huán)Verilog包含for、while和repeat循環(huán)，這幾個循環(huán)都是在循環(huán)的起始處檢測循環(huán)條件。SystemVerilog加入了一個do-while循環(huán)，這種循環(huán)在執(zhí)行語句的結(jié)尾處檢測循環(huán)條件。19. 跳轉(zhuǎn)語句在語句的執(zhí)行過程中，C語言提供了幾種方式來跳轉(zhuǎn)到新的語句，包括：return、break、continue和goto。在...
2005-12-08

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14. 字母值在Verilog中，當指定或賦值字母值的時候存在一些限制。而SystemVerilog則為字母值如何指定作了下面的增強：. 一個字母值的所有位均可以使用`0、`1、`z或`x作相同的填充。這就允許填充一個任意寬度的向量，而無需顯式地指定向量的寬度，例如：bit [63:0] data; data = `1; //將da...
2005-12-08

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10. 在為命名的塊中聲明Verilog允許變量在一個命名的begin-end或fork-join語句組中聲明。相對于語句組來說，這些變量是本地的，但它們可以被層次化地引用。在SystemVerilog中，既可以在命名的塊中也可以在未命名的塊中聲明。在未命名的塊中，不能夠使用層次名來訪問變量。所有的變量類型，包括用戶定義...
2005-12-08

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5. 有符號和無符號限定符缺省情況下，Verilog net和reg數(shù)據(jù)類型是無符號類型，integer類型是一個有符號類型。Verilog-2001標準允許使用signed關鍵字將無符號類型顯式地聲明成有符號類型。SystemVerilog加入了相似的能力，它可以通過unsigned關鍵字將有符號數(shù)據(jù)類型顯式地聲明成有無符號數(shù)據(jù)類型。例如：...
2005-12-08

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3. 時間單位和精度在Verilog中，表示時間的值使用一個數(shù)來表示，而不帶有任何時間單位。例如：forever #5 clock = ~clock; 從這一句中我們無法判斷5代表的是5ns? 5ps? 還是其他。Verilog的時間單位和精度是作為每一個模塊的屬性，并使用編譯器指令`timescale來設置。使用這種方法具有固有的缺陷，因為編...
2005-12-08

--BBS主題帖: [轉(zhuǎn)帖]ModelSim下用SystemC做設計驗證方法與示例

最近用SystemC做驗證做上癮了，寫一個小文吧。如何在ModelSim下編譯和仿真SystemC的設計？如何在ModelSim下用SystemC的做驗證？ SystemC作為一種系統(tǒng)級設計與驗證語言，非常適合做復雜IC的驗證，而不是用于RTL描述。很多人問我如何將SystemC綜合和編譯為可以下載的CPLD/FPGA的比特文件或者綜...
2005-11-08

--BBS主題帖: SystemC--一種系統(tǒng)級描述語言

到目前為止，成為IEEE標準的硬件描述語言有兩個：VHDL與 Verilog HDL。VHDL的英文全文為VHSIC Hardware description language，其中VHSIC指Very High Speed Integrated Circuit，它出現(xiàn)于1980年，并于 1987年開始成為IEEE標準，稱為IEEE Std.1176。Verilog HDL語言出現(xiàn)于1983年，并于1995年成為IEEE標準...
2003-11-05

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