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↓在 論壇帖子 中搜索到 939 條關于“DCM”的信息，用時:0.003 sec.

--BBS主題帖: 基于FPGA的通信系統基帶驗證平臺的設計

1 引言　　在通信領域尤其是無線通信方面，隨著技術不斷更新和新標準的發布，設計者需要一個高速通用硬件平臺來實現并驗證自己的通信系統和相關算法。FPGA(現場可編程門陣列)作為一種大規模可編程邏輯器件，體系結構和邏輯單元靈活、集成度高、適用范圍寬，并且設計開發周期短、設計制造成本低、開...
2015-08-02

--BBS主題帖: 防止FPGA設計中綜合后的信號被優化

這不是一個新話題了，寫這個也是當作自己的一個小小的筆記吧！覺得挺有用的。[font=Calibri,微軟雅黑,宋體,Verdana,Arial,sans-serif] 一般在做前仿真（即功能仿真）時，不會考慮信號被優化的問題。最近做一個關于運算的小程序，前仿真的數據沒有問題，但是實際出來的數據總是有錯誤，所以不得不要...
2015-07-29

--BBS主題帖: FPGA電源需求中三種供電要求解析方案（1）

目前越來越多的家用電器從低速的撥號上網向寬帶互聯網接入或互聯網協議電視(IPTV)轉移，尤其是IPTV有望在中國獲得快速的發展。比較而言，IPTV的基礎設施成本相當低，因為這種方法不需要銅軸電纜，而是采用DSL或寬帶鏈接和機頂盒將節目流傳送到家用電器。現在的可編程門陣列(FPGA)已經被證明是這種平臺...
2015-07-29

--BBS主題帖: 基于FPGA的時鐘數據恢復電路的設計實現

引言時鐘數據恢復（Clock and Data Recovery, CDR）電路是高速收發器的核心模塊，在光傳輸系統、背板連接以及IO接口等領域應用非常廣泛。CDR的作用是根據接收數據本身的特點，找到采樣數據的最佳時鐘相位，使數據恢復穩定可靠。目前在通信系統中大量使用專用的CDR芯片大多采用PLL技術，成本較高。...
2015-07-28

--BBS主題帖: FPGA時鐘 PLL和DLL

FPGA內部的時鐘管理就顯得越來越突出。兩大FPGA廠商 ALTERA 和XILinx ，分別應用PLL技術和DLL技術來進行時鐘管理。以Cyclone III 為例， Cyclone III FPGA含有4個增強PLL，提供高級時鐘管理功能，例如動態重新配置、級聯能力、可編程相移、外部時鐘輸出、可編程占空比、鎖定探測、擴...
2015-07-28

--BBS主題帖: FPGA實現RS232 串口通信

[font=宋體][size=12pt]串口有[/size][/font][font=Arial][size=12pt]9[/size][/font][font=宋體][size=12pt]個管腳，其中只有三個是最重要的，分別是[/size][/font] [align=center][align=center] [/align][/align] [align=center][font=Arial][size=12pt][img]http://space.ednchina.com/upload/2...
2015-07-28

--BBS主題帖: FPGA供電要求解析

FPGA是一種多電源需求的芯片,主要有3種電源需求: 1.Vccint核心工作電壓，一般電壓都很低，目前常用的FPGA都在1.2V左右。為FPGA的內部各種邏輯供電，電流從幾百毫安到幾安不等，具體取決于內部邏輯的工作時鐘速率以及所占用的邏輯資源。對于這個電源來說，負載時一個高度容性阻抗，對電源的瞬態響應要...
2015-07-28

--BBS主題帖: 基于FPGA的時鐘數據恢復電路的設計實現

引言時鐘數據恢復（Clock and Data Recovery, CDR）電路是高速收發器的核心模塊，在光傳輸系統、背板連接以及IO接口等領域應用非常廣泛。CDR的作用是根據接收數據本身的特點，找到采樣數據的最佳時鐘相位，使數據恢復穩定可靠。目前在通信系統中大量使用專用的CDR芯片大多采用PLL技術，成本較高。...
2015-07-28

--BBS主題帖: FPGA全局時鐘的使用

在 Xilinx 系列 FPGA 產品中，全局時鐘網絡是一種全局布線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。其時鐘分配樹結構如圖1所示。針對不同類型的器件，Xilinx公司提供的全局時鐘網絡在數量、性能等方面略有區別，下面以Virtex-4系列芯片為例，簡單介紹FPGA全局時鐘網絡結構。 [im...
2015-07-28

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