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↓在 論壇帖子 中搜索到 461 條關于“SerDes”的信息，用時:0.004 sec.

--BBS主題帖: 高速FPGA設計在時序約束方面的總結

[font=微軟雅黑,]高速FPGA設計在時序約束方面的總結[/font] [font=微軟雅黑,]FPGA中高頻率運行的單元,如Serdes,這些單元的時序約束要經過仔細設計。最近閱讀了Xilinx 應用筆記：xapp485和xapp485，受到不少啟發。之前在做時序約束的時候有幾個因素都是沒有考慮到的。[/font] [font=微軟雅黑,]Tim...
2014-11-29

--BBS主題帖: Xilinx SPARTANT6系列 GTP使用方法

[font=微軟雅黑,]Xilinx SPARTANT6系列 GTP使用方法在4月份發的一篇博客中寫了關于Xilinx SPARTANT6系列GTP的特點。事后有該款芯片的使用者向我問起關于Transceiver的反饋時鐘選擇的問題。本文對他提出的問題給出一該常見的使用方法和注意事項。關于Xilinx SPARTANT6的芯片集成了Serdes transceive...
2014-11-29

--BBS主題帖: 如何在設計階段考慮降低XILINX的功耗

[font=微軟雅黑,]如何在設計階段考慮降低XILINX的功耗最近Xilinx發布了不少關于使用serdes,ISERDES/OSERDES等基元設計一些很具創意性的接口。如XAPP1071 - Connecting Virtex-6 FPGAs to ADCs with Serial LVDS Interfaces and DACs with Parallel LVDS Interfaces。 XAPP486 - 7:1 Serialization...
2014-11-29

--BBS主題帖: 系統時鐘同源問題

[color=#2e2e2e][font=微軟雅黑,]現在很多客戶在做系統設計的時候，會忽略時鐘同源，導致系統不穩定。下面以兩個例子來說明系統內部時鐘同源的重要性。[/font][/color] [color=#2e2e2e][font=微軟雅黑,]1 單板內部MCU和FPGA一般都有各自的晶振，即不同的時鐘源，這些時鐘源都和標定值有偏差的。如果MC...
2014-11-28

--BBS主題帖: 關于JESD204B轉換器與FPGA匹配的設計關鍵點

[b]關鍵字：JESD204B轉換器 FPGA 高速串行接口 [/b] [font=Arial, Helvetica, sans-serif, 宋體][b]哪些轉換器特性可用于延長系統中的JESD204B鏈路，并仍能保持優異的數據完整性？[/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]JESD204B規范列出了符合20cm傳輸線路要求的標準。印刷...
2014-11-27

--BBS主題帖: 關于JESD204B轉換器與FPGA匹配的設計關鍵點

[b]關鍵字：JESD204B轉換器 FPGA 高速串行接口 [/b] [font=Arial, Helvetica, sans-serif, 宋體][b]哪些轉換器特性可用于延長系統中的JESD204B鏈路，并仍能保持優異的數據完整性？[/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]JESD204B規范列出了符合20cm傳輸線路要求的標準。印刷...
2014-11-27

--BBS主題帖: 關于JESD204B轉換器與FPGA匹配的設計關鍵點

[b]關鍵字：JESD204B轉換器 FPGA 高速串行接口 [/b] [color=#333333][font=Arial, Helvetica, sans-serif, 宋體]隨著更多的[/font][/color][url=http://www.ednchina.com/SEARCH/ART/%C4%A3%CA%FD%D7%AA%BB%BB%C6%F7.HTM]模數轉換器[/url][color=#333333][font=Arial, Helvetica, sans-serif, 宋...
2014-11-27

--BBS主題帖: 70高齡老者仍堅持學習FPGA，我輩更當如何？

[font=微軟雅黑,]這兩天，有關賽靈思千人研討會的新聞很多，下午看到好朋友電子技術應用副總編楊暉的博文說清華大學孟憲元教授以70歲高齡仍在參加研討會學習FPGA，不禁非常感慨：連古稀老人都在學習FPGA，我輩真是很汗顏啊。[/font] [font=微軟雅黑,]楊暉在她的博客中寫道：“在培訓人群中，我還看到一...
2014-11-20

--BBS主題帖: Xilinx UltraScale架構 — 業界首款ASIC級All Programmable架構

[color=#000][font=Arial,]現在，人們需要采用一種創新型架構來管理數百Gbps的系統性能，以實現全線速下的智能處理能力，并擴展至Tb級性能和每秒10億次浮點運算水平。實現上述要求的必要條件并非僅僅是改善每個晶體管或系統模塊的性能，或者增加系統模塊數量這么簡單，而是要從根本上提高通信、時鐘、關...
2014-11-16

--BBS主題帖: Xilinx UltraScale：為您未來架構而打造的新一代架構

[font=Arial,][size=12px]關鍵詞： [url=http://www.eechina.com/tag-All+Programmable.html]All Programmable[/url] , [url=http://www.eechina.com/tag-UltraScale.html]UltraScale[/url] , [url=http://www.eechina.com/tag-Xilinx.html]Xilinx[/url][/size][/font] [font=Arial,][table=98%][tr][...
2014-11-08

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