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↓在 論壇帖子 中搜索到 1973 條關于“Cadence”的信息，用時:0.004 sec.

--BBS主題帖: 請問有沒有Cadence Allegro PCB SI的教程

請問有沒有Cadence Allegro PCB SI的教程???
2007-09-04

--BBS主題帖: Cadence新“錦囊”減少了采用功能驗證方法學的風險和時間

Cadence設計系統公司發布了面向無線和消費電子系統級芯片（SoC）設計的業界最全面的商用的驗證錦囊，幫助工程師們采用先進的驗證技術，減少風險和應用難度，以滿足上市時間要求。 Cadence® SoC功能驗證錦囊提供了一種經過驗證的端到端方法學，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于...
2007-08-28

--BBS主題帖: CADENCE與MENTOR通過SYSTEMVERILOG驗證方法學實現協作

Cadence設計系統公司與Mentor Graphics宣布他們將會讓一種基于IEEE Std. 1800-2005 SystemVerilog標準的驗證方法學標準化。開放式驗證方法學（Open Verification Methodology, OVM）將會面向設計師和驗證工程師帶來一種不受工具約束的解決方案，促進數據的可移植性和可互用性。它實現了SystemVerilog的...
2007-08-17

--BBS主題帖: 【推薦】allegro(cadence)_EDA工具手冊

[i=s] 本帖最后由 wanghanq 于 2009-9-13 23:49 編輯 [/i] [align=left] [color=blue]論壇界面改版，對原帖內容做了修正[修正后不足：因上傳尺寸受限，附件數量大增][/color][/align] [align=left]內容簡介（PDF檔）：共589頁注冊登陸后就可下載[/align][align=left]（國內大型企業）[/align][alig...
2007-08-14

--BBS主題帖: Cadence與中芯國際推出射頻工藝設計工具包

Cadence設計系統公司和中芯國際共同宣布，一個支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設計市場。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設...
2007-08-10

--BBS主題帖: UNISYS公司將Cadence IFV納入設計流程

Cadence設計系統公司宣布，Unisys公司已經將Cadence Incisive Formal Verifier( IFV)納入它的設計流程，以便進行基于斷言的形式分析。利用Incisive Formal Verifier，Unisys在眾多場所提供先進復雜的芯片時獲得了生產率的提高和整體質量的改善。
2007-07-24

--BBS主題帖: cadence

誰有cadence教程
2007-07-12

--BBS主題帖: CADENCE通過TSMC設計參考流程8.0版加速設計

Cadence設計系統公司與臺積電宣布Cadence正在為TSMC參考流程8.0提供重要功能。這種新的參考流程解決了45納米的設計難題，為晶粒內變異提供了統計時序分析、與自動化的可制造性設計（DFM）熱點修整，以及新的動態低功耗設計方法學。
2007-07-05

--BBS主題帖: Cadence QRC Extraction工具滿足臺積電45nm制程技術

Cadence QRC Extraction寄生參數提取工具可用于臺積電的45納米（nm）工藝技術，為45nm設計提供高性能的硅精確寄生參數提取Cadence設計系統公司及臺灣積體電路制造股份有限公司宣布， Cadence QRC Extraction寄生參數提取工具可用于臺積電的45納米（nm）工藝技術。設計師可以立即使用Cadence的QRC Extra...
2007-06-20

--BBS主題帖: Cadence PDK自動生成系統幫助華虹NEC完成開發

Cadence宣布，上海華虹NEC電子已開發出其0.18微米工藝設計工具包（EEPROM PDK）。該PDK是利用Cadence PDK自動生成系統(PAS)開發完成的，能使其容易地進行移植以支持新的Cadence Virtuoso定制設計平臺。
2007-06-14

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