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應(yīng)用開發(fā)

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↓在 論壇帖子 中搜索到 461 條關(guān)于“SERDES”的信息，用時(shí):0.003 sec.

--BBS主題帖: 自動(dòng)駕駛、無線傳輸，汽車電子發(fā)展的終極是什么?

[font=Arial, Helvetica, sans-serif, 宋體][b]關(guān)鍵字：汽車電子自動(dòng)駕駛顯示接口 FPD-Link ADAS [/b][/font] [font=Arial, Helvetica, sans-serif, 宋體][b]顯示接口[/b] FPD-Link III有一個(gè)采用TI DS90UH/B927/928的720p顯示解決方案，如圖5所示。 [img]http://image.ednchina.c...
2014-10-31

--BBS主題帖: 基于FPGA的PCI_Express接口卡設(shè)計(jì)

[color=#333333][font=Arial, Helvetica, sans-serif, 宋體]提出了一種通過FPGA實(shí)現(xiàn)PCI-Express（簡稱PCIE）接口卡的方法，對LVDS信號(hào)以及PCIE接口技術(shù)進(jìn)行了充分的研究，設(shè)計(jì)未采用FPGA自帶的PCIE硬核，而是根據(jù)PCIE總線橋接芯片對接口時(shí)序直接控制，最大程度優(yōu)化接口邏輯，提高接口傳輸速率和穩(wěn)定性；...
2014-10-30

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載9：Spartan-6的I/O時(shí)鐘緩沖器

[font=微軟雅黑,]三、 I/O 時(shí)鐘緩沖器[/font] [font=微軟雅黑,]除了全局時(shí)鐘緩沖器外，Spartan-6還包含驅(qū)動(dòng)高速I/O時(shí)鐘區(qū)域的時(shí)鐘緩沖器。 I/O 時(shí)鐘緩沖器的原語如表2-9所示。[/font] [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201106/1935-3473-tu_pian__1.png[/img] 表2-9 ...
2014-10-28

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載15：Spartan-6的SelectIO資源

[font=微軟雅黑,]2.1.6 SelectIO資源[/font] [font=微軟雅黑,]Spartan-6有豐富的I/O資源，包括SelectIO和RocketIO。[/font] [font=微軟雅黑,]Spartan-6每個(gè)I/O片（Tile）包含兩個(gè)IOB、兩個(gè)ILOGIC2、兩個(gè)OLOGIC2和兩個(gè)IODELAY2，見圖2-37。[/font] [font=微軟雅黑,]在這一小節(jié)里，分以下幾個(gè)方面介紹...
2014-10-28

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載26：Spartan-6的GTX模塊

[font=微軟雅黑,]5.1.7 GTX模塊[/font] [font=微軟雅黑,]Virtex-6支持多種高速串行接口，其中高速串行模塊GTX收發(fā)器可以實(shí)現(xiàn)150Mbit/s～6.5Gbit/s的線速率。GTX收發(fā)器是芯片與芯片之間、板與板之間進(jìn)行串行通信的首選解決方案。GTX收發(fā)器具有以下特性。[/font] 靈活的SERDES支持多速率應(yīng)用。功能強(qiáng)大...
2014-10-28

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載27：Spartan-6的GTH模塊

[font=微軟雅黑,]5.1.8 GTH模塊[/font] [font=微軟雅黑,]Vrtex-6 HXT器件內(nèi)的GTH模塊比GTX有更高的線速率，用它可以實(shí)現(xiàn)最高性能的高速串行收發(fā)器。GTH具有如下特性。[/font] 靈活的SERDES 支持多速率應(yīng)用。實(shí)現(xiàn)40G 和100G 協(xié)議等。功能強(qiáng)大的發(fā)射預(yù)加重和接收均衡器。集成式“變速箱”實(shí)現(xiàn)了靈活編碼...
2014-10-28

--BBS主題帖: FPGA與ADC數(shù)字?jǐn)?shù)據(jù)輸出的接口及LVDS應(yīng)用訣竅

[font=Arial, Helvetica, sans-serif, 宋體][b]關(guān)鍵字：FPGA ADC LVDS JESD204 接口方式 [/b][/font] [font=Arial, Helvetica, sans-serif, 宋體][url=http://www.ednchina.com/SEARCH/ART/%CF%D6%B3%A1%BF%C9%B1%E0%B3%CC%C3%C5%D5%F3%C1%D0.HTM]現(xiàn)場可編程門陣列[/url]([b]FPGA[/b])與[url...
2014-10-27

--BBS主題帖: FPGA與ADC數(shù)字?jǐn)?shù)據(jù)輸出的接口及LVDS應(yīng)用訣竅

[color=#333333][font=Arial, Helvetica, sans-serif, 宋體]現(xiàn)場可編程門陣列[/font][/color][color=#333333][font=Arial, Helvetica, sans-serif, 宋體]([/font][/color][b]FPGA[/b][color=#333333][font=Arial, Helvetica, sans-serif, 宋體])與[/font][/color][color=#333333][font=Arial, Helvetic...
2014-10-27

--BBS主題帖: 基于高速FPGA 的PCB 設(shè)計(jì)技巧

[color=#2e2e2e][font=微軟雅黑,]如果高速PCB 設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡單，以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計(jì)師初入PCB 設(shè)計(jì)，或者是極度的幸運(yùn)，實(shí)際的PCB 設(shè)計(jì)通常不像他們所從事的電路設(shè)計(jì)那樣輕松。在設(shè)計(jì)最終能夠正常工作、有人對性能...
2014-10-23

--BBS主題帖: 賽靈思Xilinx Virtex6 FPGA管腳分布學(xué)習(xí)心得

[color=#2e2e2e][font=微軟雅黑,]1.V6芯片管腳類型以Virtex-6 LXT系列FPGA為例，V6芯片的用戶管腳可以分為普通IO和高速SERDES IO。每個(gè)V6 LXT系列的FPGA至少包含三列普通IO和一列高速SERDES IO，某些大芯片會(huì)有最多四列普通IO。本文主要總結(jié)普通用戶IO的排布。普通IO以BANK為單位分布在芯片內(nèi)，每個(gè)BAN...
2014-10-23

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