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↓在 論壇帖子 中搜索到 1930 條關于“CASE”的信息，用時:0.004 sec.

--BBS主題帖: 在emwin中顯示字庫芯片GT23L24M0140的字模（6）

[list=1][*]/********************************************************************* [*]* 設置字體 [*]*說明:在使用字體前,必須先調用此函數 [*]*參數:font:字體 [*]**********************************************************************/ [*] [*]void set_font(ui...
2015-03-28

--BBS主題帖: 一篇好文: VHDL 編程的一些心得體會

[color=#2e2e2e][font=微軟雅黑,]VHDL 是由美國國防部為描述電子電路所開發的一種語言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。與另外一門硬件描述語言 Verilog HDL 相比，VHDL 更善于描述高層的一些設計，包括系統級（算法、數據通路、控制）和行為級（寄存器...
2015-03-27

--BBS主題帖: 分享一個FPGA (verilog) 小鍵盤掃描程序

[color=#2e2e2e][font=微軟雅黑,]電腦鍵盤的小鍵盤主要有 0到9 及加、減、乘、除 NUMLOCK del ENTER 組成[/font][/color] [color=#2e2e2e][font=微軟雅黑,]其構成為6*4鍵盤：verilog程序如下：[/font][/color] [color=#2e2e2e][font=微軟雅黑,]module key(clk,cpld_e,led,key_hang,key_lie);input c...
2015-03-27

--BBS主題帖: verilog學習心得

[font=微軟雅黑,]Verilog的兩個誤區: 使用Reg類型還是Net類型: Reg類型只在過程塊中被賦值;而Net類型則在過程塊外面被賦值或者驅動.[/font] [font=微軟雅黑,]阻塞賦值和非阻塞賦值: Verilog中競爭發生的條件:兩個或多個語句在執行順序不同時導致不同的結果,則存在競爭. Nonblocking不是一個類...
2015-03-27

--BBS主題帖: Verilog學習筆記以及一些設計案例分析

[color=#2e2e2e][font=微軟雅黑,]一般認為Verilog HDL在系統級抽象方面比VHDL略差一些，而在門級開關電路描述方面比VHDL要強的多[/font][/color] [color=#2e2e2e][font=微軟雅黑,]寫了第一個verilog程序，是一個加法器內容如下module adder(count,sum,a,b,cin);input[2:0] a,b;input cin;output count...
2015-03-27

--BBS主題帖: Verilog HDL設計練習進階（五）--用always塊實現較復雜的組合邏輯電路

[color=#2e2e2e][font=微軟雅黑,]練習五. 用always塊實現較復雜的組合邏輯電路目的: 1.掌握用always實現組合邏輯電路的方法;[/font][/color] [color=#2e2e2e][font=微軟雅黑,] 2.了解assign與always兩種組合邏輯電路實現方法之間的區別。[/font][/color] [color=#2e2e2e][font=微軟雅黑,] 僅...
2015-03-26

--BBS主題帖: Verilog HDL設計練習進階（三）

[color=#2e2e2e][font=微軟雅黑,]練習三. 利用條件語句實現較復雜的時序邏輯電路目的：掌握條件語句在Verilog HDL中的使用。[/font][/color] [color=#2e2e2e][font=微軟雅黑,]與常用的高級程序語言一樣,為了描述較為復雜的時序關系，Verilog HDL提供了條件語句供分支判斷時使用。在可綜合風格的Verilo...
2015-03-26

--BBS主題帖: SPI串行總線接口的Verilog實現---轉貼

[color=#2e2e2e][font=微軟雅黑,]集成電路設計越來越向系統級的方向發展,并且越來越強調模塊化的設計。SPI(Serial Peripheral Bus)總線是Motorola公司提出的一個同步串行外設接口,容許CPU 與各種外圍接口器件以串行方式進行通信、交換信息。本文簡述了SPI總線的特點,介紹了其4條信號線,SPI串行總線接口...
2015-03-26

--BBS主題帖: verilog學習五點經驗分享

[font=微軟雅黑,]1.規范很重要[/font][color=#2e2e2e][font=微軟雅黑,]工作過的朋友肯定知道，公司里是很強調規范的，特別是對于大的設計（無論軟件還是硬件），不按照規范走幾乎是不可實現的。邏輯設計也是這樣：如果不按規范做的話，過一個月后調試時發現有錯，回頭再看自己寫的代碼，估計很多信號功...
2015-03-25

--BBS主題帖: Verilog編碼風格注意事項總結

[font=微軟雅黑,]第1部分：命令規則每個文件只包含一個module，module名要小寫，并且與文件名保持一致除parameter外，信號名全部小寫，名字中的兩個詞之間用下劃線連接由parameter定義的常量要求全部字母大寫，自己定義的參數、類型用大寫標識推薦用parameter來定義有實際意義的常數，包括單位...
2015-03-25

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