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↓在 論壇帖子 中搜索到 5912 條關于“adc”的信息，用時:0.006 sec.

--BBS主題帖: ADC 的布局小貼士

[font=宋體, Georgia, verdana, serif]高速和高性能 ADC 對于布局是很敏感的，而優良的 PCB 布局對于實現正確的運作是不可或缺的。以下諸點是有助實現最優性能的布局小貼士：[/font] [font=宋體, Georgia, verdana, serif]1. 必須使用具有一個完整接地平面的印刷電路板。對于高分辨率或高速 A/D 轉換器...
2014-05-13

--BBS主題帖: 適用于SAR ADC的CMOS比較器的設計

[font=Arial, Helvetica, sans-serif, 宋體][b]引言[/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]　　比較器廣泛應用于從模擬信號到數字信號的轉換過程當中。在模一數轉換過程中，經過采樣的信號經過比較器以決定模擬信號輸出的數字值。比較器可以比較一個模擬信號和另外一個模擬信號或參...
2014-05-09

--BBS主題帖: 一種用于高精度ADC片上測試的信號發生器

[font=Arial, Helvetica, sans-serif, 宋體][b]0引言[/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]　　隨著工藝的進步以及深亞微米集成電路技術的不斷發展，芯片的集成度越來越高，芯片的規模也越來越大。在無線通信、圖像處理等各個芯片應用領域，越來越多的系統芯片(SoC)選擇將各個功能...
2014-05-08

--BBS主題帖: 交錯式ADC之間的帶寬失配

[font=Arial, Helvetica, sans-serif, 宋體][size=14px][b]關鍵字：交錯式ADC 帶寬失配 [/b][/size][/font] [font=Arial, Helvetica, sans-serif, 宋體][size=14px]交錯式ADC之間的帶寬失配應該是對于設計師而言最難解決的失配問題。如圖1所示，帶寬失配具有增益和相位[url=http://www.ednchina.c...
2014-05-05

--BBS主題帖: 利用FPGA和CPLD數字邏輯實現ADC

數字系統的設計人員擅長在其印制電路板上用FPGA和CPLD將各種處理器、存儲器和標準的功能元件粘合在一起來實現數字設計。除了這些數字功能之外，FPGA和CPLD還可以使用LVDS輸入、簡單的電阻電容(RC)電路和一些FPGA或CPLD的數字邏輯單元實現共模功能，從而構建模數轉換器(ADC)。與數字邏輯相連接時，ADC...
2014-04-29

--BBS主題帖: STM32 ADC的采樣周期確定

[font=宋體, Georgia, verdana, serif]一 STM32 ADC 采樣頻率的確定[/font] [font=宋體, Georgia, verdana, serif]先看一些資料，確定一下STM32 ADC 的時鐘：[/font] [font=宋體, Georgia, verdana, serif](1)，由時鐘控制器提供的ADCCLK 時鐘和PCLK2(APB2 時鐘)同步。CLK 控制器為ADC 時鐘提供一個...
2014-04-29

--BBS主題帖: Stellamar Xilinx XC3S400AN數字ADC音頻評估方案

Stellamar 公司的數字ADC采用Xilinx公司的 XC3S400AN FPGA,平均功耗低50%,面積低50%,非常低的工作電壓,高達14位的有效位,14位500Hz的SNR為90dB,數字典輸出,數字測試,過采樣,不會丟失碼,極低的失調漂移,能用在苛刻的環境.目標應用在語音,消費類和工業中的傳感器,低功率手提設備以及軍事,空間和航空航天....
2014-04-26

--BBS主題帖: ADI HSC-ADC-EVALCZ基于FPGA的高速ADC評估方案

ADI公司的HSC-ADC-EVALCZ是采用Xilinx Virtex-4 FPGA的高速ADC評估平臺,能從ADI高速ADC評估板中捕獲數字數據.平臺通過USB端口連接到PC,采用VisualAnalog®快速評估高速ADC的性能,與之配套的有ADI ADC高速評估板,信號源和時鐘源.平臺具有64 kB FIFO深度, 644 MSPS SDR 和800 MSPS DDR并行輸入,支持1....
2014-04-26

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