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↓在 論壇帖子 中搜索到 3896 條關于“CPLD”的信息，用時:0.009 sec.

--BBS主題帖: 脈沖信號源的CPLD實現(xiàn)方法

[font=Arial, Helvetica, sans-serif, 宋體]單片機產生的脈沖信號源由于是靠軟件實現(xiàn)的，所以輸出頻率及步進受單片機時鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號源，脈沖信號源的參數(shù)(頻率、占空比)由工控機通過I／O板卡設置，設定的參數(shù)由數(shù)碼管顯示，這種脈沖信號源...
2014-11-27

--BBS主題帖: 談談FPGA與CPLD的區(qū)別

[font=微軟雅黑,]盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結構上的差異,具有各自的特點: ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結構,而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。 ②CPLD的連續(xù)式布線結構決...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數(shù)字電路設計經(jīng)驗分享（2）

[font=微軟雅黑,]2 FPGA/CPLD中的一些設計方法[/font] [font=微軟雅黑,]2.1 FPGA設計中的同步設計[/font] [font=微軟雅黑,]異步設計不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數(shù)字電路設計經(jīng)驗分享（3）

[font=微軟雅黑,]注意：當使用多級非門的時候綜合器往往會將其優(yōu)化掉，因為綜合器會認為一個信號非兩次還是它自己。[/font] [font=微軟雅黑,]需要說明的是在FPGA/CPLD內部結構是一種標準的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標準宏單元。雖然不同的廠家的芯片宏單元的結構不同，但概...
2014-11-24

--BBS主題帖: 大唐電信FPGA/CPLD數(shù)字電路設計經(jīng)驗分享（4）

[font=微軟雅黑,]2.4 信號輸出[/font] [font=微軟雅黑,]當你需要將FPGA/CPLD內部的信號通過管腳輸出給外部相關器件的時候，如果不影響功能最好是將這些信號通過用時鐘鎖存后輸出。因為通常情況下一個板子是工作于一種或兩種時鐘模式下，與FPGA/CPLD相連接的芯片的工作時鐘大多數(shù)情形下與FPGA的時鐘同源...
2014-11-24

--BBS主題帖: 基于CPLD的數(shù)字式大功率激光驅動電源設計

[font=宋體, arial]激光加工主要是利用CO：激光束聚焦在材料表面使材料熔化，同時用與激光束同軸的壓縮氣體吹走被熔化的材料，來完成所需軌跡圖形的切割或者相應工藝品表面的雕刻。激光加工屬于非接觸加工，具有加工方法多、適應性強、加工精度高、質量好和加工效率高等優(yōu)點。激光驅動電源作為激光器...
2014-11-20

--BBS主題帖: 基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)

[font=Arial, Helvetica, sans-serif, 宋體][b]0 引言[/b][/font] [font=Arial, Helvetica, sans-serif, 宋體]　　本系統(tǒng)以AD7892SQ和CPLD(復雜可編程邏輯器件)為核心設計了一個多路信號采集電路，包括模擬多路復用、集成放大、A/D轉換，CPLD控制等。采用硬件描述語言Verilog HDL編程，通過采用CPL...
2014-11-07

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