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--BBS主題帖: 解決故障! 更智能的調(diào)試與綜合技術(shù)將幫助您隔離錯誤

[font=微軟雅黑,][color=#FF8000]作者：Angela Sutton Synopsys 公司產(chǎn)品市場營銷經(jīng)理 [email=Sutton@synopsys.com]Sutton@synopsys.com[/email][/color][/font] [font=微軟雅黑,]如果您的FPGA 設(shè)計無法綜合或者沒能按預(yù)期在開發(fā)板上正常工作，原因往往不明，要想在數(shù)以千計的RTL 和約束源文件中找出...
2014-06-29

--BBS主題帖: 專家秘笈連載一：十招加速Vivado IP Integrator設(shè)計

[font=微軟雅黑,]Xilinx在Vivado 2013.2中，推出了全新的圖形化設(shè)計工具IP Integrator，讓嵌入式設(shè)計更加直觀。新工具上手，也會有些不適應(yīng)的地方。下面十招，可以讓你更快適應(yīng)IP Integrator，開始定制自己的嵌入式系統(tǒng)芯片。憑借IP Integrator，可以像Freescale、TI一樣設(shè)計SOC，自豪嗎？[/font] [fo...
2014-06-29

--BBS主題帖: 如何構(gòu)建具有自檢功能的測試平臺

[font=微軟雅黑,][color=#FF8000]測試平臺，尤其是經(jīng)常使用的測試平臺或用于一系列項目的測試平臺，應(yīng)具備自檢功能和時間無關(guān)性。本文將介紹一些最佳測試平臺的構(gòu)建技巧。[/color][/font] [font=微軟雅黑,]作者：William Kafig 高級內(nèi)容開發(fā)工程師賽靈思公司 [email=bill.kafig@xilinx.com]bill.k...
2014-06-29

--BBS主題帖: 基于ARM和FPGA的嵌入式高速圖像采集存儲系統(tǒng)

[font=Arial, Tahoma, Simsun][size=12px]現(xiàn)代化生產(chǎn)和科學研究對圖像采集系統(tǒng)要求日益提高。傳統(tǒng)圖像采集系統(tǒng)大都是基于PC機上，而在一些特殊的場合，尤其是在實時性要求較高時，普通的PC機顯然無法滿足應(yīng)用要求。文中設(shè)計了一種基于 ARM 和 FPGA 的嵌入式的圖像采集存儲系統(tǒng)，可以很好地解決實時...
2014-06-20

--BBS主題帖: 如何構(gòu)建具有自檢功能的測試平臺

[font=微軟雅黑,][color=#FF8000]測試平臺，尤其是經(jīng)常使用的測試平臺或用于一系列項目的測試平臺，應(yīng)具備自檢功能和時間無關(guān)性。本文將介紹一些最佳測試平臺的構(gòu)建技巧。[/color][/font] [font=微軟雅黑,]作者：William Kafig 高級內(nèi)容開發(fā)工程師賽靈思公司 [email=bill.kafig@xilinx.com]bill.k...
2014-06-17

--BBS主題帖: 新的工具可簡化FPGA綜合

[font=微軟雅黑,][color=#FF8000]如何通過 RTL 分析、SDC 約束和綜合向?qū)б愿斓乃俣韧瞥龈錾?FPGA 設(shè)計[/color][/font] [font=微軟雅黑,]作者：Shakeel Jeeawoody 市場營銷副總裁 Blue Pearl Software 公司 [email=shakeel@bluepearlsoftware.com]shakeel@bluepearlsoftware.com[/email][/fo...
2014-06-17

--BBS主題帖: 解決故障! 更智能的調(diào)試與綜合技術(shù)將幫助您隔離錯誤

[font=微軟雅黑,][color=#FF8000]作者：Angela Sutton Synopsys 公司產(chǎn)品市場營銷經(jīng)理 [email=Sutton@synopsys.com]Sutton@synopsys.com[/email][/color][/font] [font=微軟雅黑,]如果您的FPGA 設(shè)計無法綜合或者沒能按預(yù)期在開發(fā)板上正常工作，原因往往不明，要想在數(shù)以千計的RTL 和約束源文件中找出...
2014-06-17

--BBS主題帖: ARM硬件設(shè)計一 - 電源和時鐘

[font=Arial, 宋體, sans-serif]電源問題 1.VDDCORE和VDDIO引腳電源 A)VDDCORE和VDDIO引腳電源必須連接到使用退耦電容的干凈的直流電源上；退耦電容應(yīng)盡可能的接近微控制器的VDD和GND引腳；退耦電容典型值是33nF到100nF。 B)除保證復(fù)位的延時時間大于兩個電源的上升時間外，對...
2014-06-16

--BBS主題帖: 真假4K電視之爭升溫

[font=Arial, Helvetica, sans-serif, 宋體][size=14px][b]關(guān)鍵字：4K電視分辨率 4K顯示屏世界杯 [/b][/size][/font] [font=Arial, Helvetica, sans-serif, 宋體][size=14px]　　[b]4K伴隨[b]世界杯[/b]而來[/b] 　　“以前從來不知道什么是‘4K’，但今天來買電視的時候才發(fā)現(xiàn)還有這種電視...
2014-06-16

--BBS主題帖: 時鐘樹綜合階段優(yōu)化功耗及結(jié)論 - 射頻識別芯片設(shè)計中時鐘樹功耗的優(yōu)化與實現(xiàn)

[font=宋體, arial][b]4.2 綜合階段工具插于集成門控單元[/b][/font] [align=center][font=宋體, arial][b][img=600,164]http://www.elecfans.com/uploads/140324/1620398-140324144IM48.gif[/img][/b] [/font][/align] [align=center][font=宋體, arial]　　圖4 邏輯綜合過程中門控時鐘插入[/font...
2014-06-14

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