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↓在 論壇帖子 中搜索到 8054 條關于“Xilinx”的信息，用時:0.006 sec.

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載35：ChipScope Pro分析儀

[font=微軟雅黑,]9.4 ChipScope Pro分析儀[/font] [font=微軟雅黑,]ChipScope Pro 分析工具（Analyzer tool）直接與ICON、ILA、IBA、VIO及IBERT核相連，用戶可以實時地創建或修改觸發條件。[/font] [font=微軟雅黑,]注意：雖然ChipScope Pro分析工具能識別設計中的ATC2核，但是需要將JTAG接口與安捷倫...
2014-10-25

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載36：Spartan-6的PlanAhead工具應用

[font=微軟雅黑,]第10章 PlanAhead工具應用[/font] [font=微軟雅黑,]PlanAhead工具是Xilinx提供的一個集成的、可視化的FPGA設計工具，它可以被應用于FPGA設計過程中的不同階段，常見的應用包括用PlanAhead進行RTL源代碼的開發、I/O引腳規劃、RTL網表分析、布局布線結果的分析、布局規劃，還可以在Plan...
2014-10-25

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載37：PlanAhead進行RTL代碼開發

[font=微軟雅黑,]10.3 用PlanAhead進行RTL代碼開發與分析[/font] [font=微軟雅黑,]這里介紹如何用PlanAhead進行RTL代碼開發與分析。需要說明一點，本章所用的所有實例都可以在PlanAhead的安裝目錄E:\Xilinx\11.1\PlanAhead\testcases\PlanAhead_Tutorial下找到，本節使用的是source文件夾中的文件。[/...
2014-10-25

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載38：Sources源文件視圖和RTL編輯器

[font=微軟雅黑,]二、使用【Sources】源文件視圖和RTL編輯器[/font] [font=微軟雅黑,]PlanAhead允許導入多種不同類型的源文件，包括HDL和NGC核。在RTL編輯器中可以打開、編輯、開發RTL源文件。下面我們介紹【Sources】源文件視圖和RTL編輯器的使用。[/font] [font=微軟雅黑,]1. 認識【Sources】源文...
2014-10-25

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載39：PlanAhead進行I/O規劃

[font=微軟雅黑,]10.4 應用PlanAhead進行I/O規劃[/font] [font=微軟雅黑,]一、建立I/O引腳規劃項目[/font] [font=微軟雅黑,]下面通過一個簡單的實例介紹如何創建PlanAhead項目，進行I/O規劃。 1. 在PlanAhead的開始界面中單擊【Create a New Project】，在彈出的窗口中單擊【Next】按鈕，出現圖10-...
2014-10-23

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載40：PlanAhead進行I/O規劃

[font=微軟雅黑,]2. 設置禁止I/O 分配。[/font] [font=微軟雅黑,]最大化【Package Pins】，如圖10-45 所示， [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201107/1997-3734-tu_pian__1.png[/img]和[img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201107/1997-3735-tu_pian...
2014-10-23

--BBS主題帖: Xilinx® Spartan®-6 FPGA LX9 MicroBoard支持資源

[font=微軟雅黑,]Xilinx® Spartan®-6 FPGA LX9 MicroBoardApp Notes/Ref Designs MicroBlaze Software Development with Pre-Built Hardware Platforms > [url=https://www.em.avnet.com/common/poptxn/0,2741,RID%253D%2526CID%253D62855%2526CAT%253D0%2526CCD%253DUSA%2526SID%253D32214%...
2014-10-23

--BBS主題帖: 賽靈思（Xilinx ）FPGA 嵌入式系統程序引導和啟動的流程分析

[font=微軟雅黑,]這篇blog想弄清楚FPGA上電配置后程序引導和啟動的整個流程是怎么樣的，不是談論如何編寫bootloader。主題的引出本人創建了一個基于MicroBlaze的嵌入式系統（類似于如圖1所示，當然沒有圖1那么復雜）。片上BRAM僅僅是64KB，而本人生成的程序鏡像有2MB多，所以這樣的話，程序鏡像不能...
2014-10-23

--BBS主題帖: 賽靈思（Xilinx） FPGA的SRL16移位寄存器原理與使用

[font=微軟雅黑,]可以定義移位長度的移位寄存器。就是用一個lut可以實現16位的移位寄存器。SRL16 的是 16bit移位寄存器查找表 // 16-Bit Shift Register Look-Up-Table (LUT)在一個LUT中可以實現16個FF移位的功能！SSRL16 SRL16_inst (.Q(Q), // SRL data output.A0(A0), // Select[0] input.A1(A1),...
2014-10-23

--BBS主題帖: 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載41：PlanAhead進行I/O規劃

[font=微軟雅黑,]五、清除導入的I/O約束設計者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個或多個對象，或者單擊[img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201110/2128-3927-tu_pian__1.png[/img]按鈕取消所有選擇，再運行【Tools】→【Clear...
2014-10-23

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