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↓在 論壇帖子 中搜索到 939 條關于“DCM”的信息，用時:0.003 sec.

--BBS主題帖: FPGA開發之時鐘管理模塊

[font=微軟雅黑,][img=600,338]http://xilinx.eetrend.com/files-eetrend-xilinx/imagecache/image600/blog/201501/8234-16196-t1vpvtxlxaxxxzhpz._110903.jpg[/img] Xilinx的FPGA中有兩個底層單元DCM和PLL構成了時鐘管理模塊（CMT）。 DCM（Digit Clock Manager）基于DLL，但是它消除了零時鐘偏...
2015-03-13

--BBS主題帖: FPGA開發之引腳和區域約束語法

[font=微軟雅黑,][img=600,338]http://xilinx.eetrend.com/files-eetrend-xilinx/imagecache/image600/blog/201501/8192-16106-shi_xu_2.jpg[/img] 引腳和區域約束也就是LOC約束（location）。定義了模塊端口和FPGA上的引腳的對應關系。那么我們應該怎么寫呢？ LOC有固定語法： INST “instan...
2015-03-13

--BBS主題帖: 電機控制用小功率穩壓電源的設計

[font=宋體, arial][b][導讀][/b] 永磁無刷直流電機是目前具有新原理、新工藝、新方法的新型電機，它是由永磁無刷直流電機本體(BLDCM)、轉子位置傳感器(RPS)和控制器(CU)三部分組成的機電一體化系統。該電機克服了有[/font] [font=宋體, arial][size=12px][b]關鍵詞：[/b][url=http://www.elecfans.co...
2015-03-05

--BBS主題帖: 基于FPGA+PWM的多路信號發生器設計

[font=微軟雅黑,][color=#0000C6]摘要：基于運放的信號發生器精度低且穩定性和可調節性差，而基于DDS的信號發生器則成本高、電路復雜。為此提出了基于FPGA+PWM的多路信號發生器設計方法。該方法硬件上無需DAC與多路模擬開關，由FPGA產生調制輸出波形信號所需的PWM脈沖波，經二階低通濾波和放大電路后...
2015-02-27

--BBS主題帖: 基于FPGA的SATAll協議物理層實現

[font=微軟雅黑,]摘要：SATA作為一種高速串行, 點對點傳輸的硬盤接口，已取代了IDE 硬盤接口。目前在硬盤中使用較為普遍的是 SATAII 和SATAIII, 其線速率分別達到了3Gbit•s -１和6 Gbit•s-1。文中對 SATAII 協議進行了全面的分析,并利用 Xilinx公司的ISE開發工具和 ML507干估板完成了協...
2015-02-27

--BBS主題帖: 無源高頻RFID芯片的FPGA原型驗證平臺設計

[font=微軟雅黑,]摘要：利用Xilinx的FPGA設計了一個FPGA原型驗證平臺，用于無源高頻電子標簽芯片的功能驗證。主要描述了驗證平臺的硬件設計，解決了由分立元件實現模擬射頻前端電路時存在的問題，提出了FPGA器件選型原則和天線設計的理論模型。同時，給出了驗證平臺的測試結果，通過實際的測試證明了...
2015-02-27

--BBS主題帖: Spartan6系列之芯片時鐘資源深入詳解

[font=微軟雅黑,]1. 時鐘資源概述[/font] [color=#2e2e2e][font=微軟雅黑,]　　時鐘設施提供了一系列的低電容、低抖動的互聯線，這些互聯線非常適合于傳輸高頻信號、最大量減小時鐘抖動。這些連線資源可以和DCM、PLL等實現連接。[/font][/color] [font=微軟雅黑,]每一種Spartan-6芯片提供16個高速、低...
2015-02-27

--BBS主題帖: FPGA編程技巧系列之輸入輸出偏移約束詳解

[font=微軟雅黑,]1. 偏移約束的作用　　偏移約束（Offset Constraint）用來定義一個外部時鐘引腳（Pad）和數據輸入輸出引腳之間的時序關系，這種時序關系也被稱為器件上的Pad-to-Setup或Clock-to-Out路徑。這些約束對與外部元器件相連的接口十分重要，在這里，需要解釋兩個術語：[/font] [font=微軟...
2015-02-27

--BBS主題帖: Xilinx FPGA編程技巧之常用時序約束詳解

[font=微軟雅黑,]1. 基本的約束方法為了保證成功的設計，所有路徑的時序要求必須能夠讓執行工具獲取。最普遍的三種路徑為： . 輸入路徑（Input Path），使用輸入約束 . 寄存器到寄存器路徑（Register-to-Register Path），使用周期約束 . 輸出路徑（Output Path），使用輸出約束 . 具體的異常路徑...
2015-02-27

--BBS主題帖: 時序收斂-基本方法論

[font=微軟雅黑,]本部分內容參考ug612 《Timing Closure User Guide 》，主要是對第二章內容的整理和翻譯。[/font] [font=微軟雅黑,]在一個有效的設計中，生成工具必須要了解每一條路徑上的時序約束。時序需求可以被分為幾個大類，最通用的類型包括：[/font] [font=微軟雅黑,]. Input paths[/font] ...
2015-02-27

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