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↓在 論壇帖子 中搜索到 8054 條關于“Xilinx”的信息，用時:0.006 sec.

--BBS主題帖: 教你一步步實現(xiàn)Xilinx FPGA內(nèi)部雙口RAM IP核

轉自[url]http://blog.sina.com.cn/s/blog_98740ded01018wpo.html[/url] 目前大部分的FPGA都具有內(nèi)嵌的塊RAM（BRAM）用來擴展其應用范圍和系統(tǒng)集成能力（SOC），BRAM一般可用于配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器（CAM）以及FIFO等常用存儲結構，另外其內(nèi)部每個單位即單片塊RAM大小為18Kbit（...
2015-08-26

--BBS主題帖: Xilinx ISE中的DCM的使用

[font=song, Verdana][size=3]目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用...
2015-08-26

--BBS主題帖: Xilinx與Altera的FPGA基本結構

[font=宋體]從[/font]1985[font=宋體]年[/font]Xilinx[font=宋體]公司推出第一片[/font]FPGA[font=宋體]到現(xiàn)在，[/font]FPGA[font=宋體]的使用已經(jīng)有近[/font]30[font=宋體]年的歷史了。目前主流市場的[/font]FPGA[font=宋體]主要還是[/font]Xilinx[font=宋體]和[/font]Altera[font=宋體]兩大系列，下面...
2015-08-26

--BBS主題帖: xilinx 7系列CLB資源

CLB是xilinx基本邏輯單元，每個CLB包含兩個slices，每個slices由4個（A,B,C,D）6輸入LUT和8個寄存器組成。同一CLB中的兩片slices沒有直接的線路連接，分屬于兩個不同的列。每列擁有獨立的快速進位鏈資源。[url=http://upload.semidata.info/www.eefocus.com/blog/media/201505/555b1ed4812aa.png][...
2015-08-26

--BBS主題帖: xilinx時序約束

前一段時間調(diào)試了xilinx的板子上跑代碼，自己；UCF文件的語法為：{NET|INST|PIN}；3.1管腳約束：最簡單的應用主要是位置約束LOC；ns；定義主時鐘clk0：TIMESPEC“TS01”；間差在有效時鐘沿的前面還是后面，TIMEGRP“；OFFSET_OUT_AFTER是留給芯片的時序；......INST"o_dbg_ou；NE 前一段時間調(diào)試了 xi...
2015-08-26

--BBS主題帖: 賽靈思（Xilinx）DSP48E級聯(lián)

轉自[url]http://xilinx.eetrend.com/article/966[/url] 最近調(diào)試程序是發(fā)現(xiàn)，在使用Xilinx V5FX series DSP48E級聯(lián)的時候，對于使能后的數(shù)據(jù)，輸出的數(shù)據(jù)寬度不夠。DSP48E的復位功能是一直去使能的，不存在提前復位的疑慮。構如圖1所示． [img]http://xilinx.eetrend.com/files-eetrend-xilinx/...
2015-08-26

--BBS主題帖: xilinx cordic ip核的使用

[font=Tahoma][font=Comic Sans MS]本文介紹如何使用xilinx的CORDIC 核生產(chǎn)一個sin和cos波形？[/font][/font] [font=Comic Sans MS]cordic的原理就不介紹了，百度一大堆，我們知道原理后，需要去使用它。[/font] [font=Comic Sans MS]環(huán)境：xilinx ISE 14.5 cordic 4.0 modelsim [/font] [font=...
2015-08-26

--BBS主題帖: iMpACT中的Xilinx Prom燒錄

[b]雙擊“Boundary Scan”[/b] 在空白處右擊——“Initialize Chain” [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201307/4360-8942-bu_huo_1.png[/img] [b]雙擊“Create PROM File”[/b] [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201307/4360-8943-bu_huo_...
2015-08-26

--BBS主題帖: Xilinx ISE所涉及的一些命令以及Command Line的使用

[font=Verdana, Arial, Helvetica, sans-serif][size=12px]因為目前進行的一個項目使用了多塊容量較大的Xilinx FPGA, 對各塊FPGA進行synthesis,map,P&R和generating programming file就成了一個大問題。（慚愧啊，group里沒有人有modular design的經(jīng)驗）雖然現(xiàn)在的工作站性能比較強勁，但產(chǎn)生每一個pro...
2015-08-26

--BBS主題帖: xilinx原語使用文獻（3）（轉）

[b]IDELAY[/b] 用戶IO管腳的輸入通路都有一個IDELAY模塊,可用于數(shù)據(jù)信號或時鐘信號,使二者同步,實現(xiàn)準確采集輸入數(shù)據(jù).IDELAY具有可控的64抽頭延遲線,每個抽頭的延遲都是經(jīng)過精密校準的78ps(這個不同的芯片應該不同),且與進程,電壓和溫度特性無關.可彌補PCB的布線長度不一致帶來的延時不同的問...
2015-08-26

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