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應(yīng)用開發(fā)

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↓在 論壇帖子 中搜索到 939 條關(guān)于“DCM”的信息，用時:0.006 sec.

--BBS主題帖: 賽靈思FPGA全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)詳解（3）

[font=宋體, arial]《3》點(diǎn)擊“Next”，進(jìn)入時鐘緩存窗口，如圖9所示。默認(rèn)配置為DCM輸出添加全局時鐘緩存以保證良好的時鐘特性。如果設(shè)計全局時鐘資源，用戶亦可選擇“Customize buffers”自行編輯輸出緩存。一般選擇默認(rèn)配置即可。[/font] [align=center][font=宋體, arial]　　[img=610,336]http:...
2015-01-22

--BBS主題帖: 賽靈思FPGA全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)詳解（2）

[font=宋體, arial]在FPGA 設(shè)計中，消除時鐘的傳輸延遲，實(shí)現(xiàn)高扇出最簡單的方法就是用DLL，把CLK0 與CLKFB相連即可。利用一個DLL可以實(shí)現(xiàn)2倍頻輸出，如圖5所示。利用兩個DLL 就可以實(shí)現(xiàn)4倍頻輸出，如圖6所示。[/font] [align=center][font=宋體, arial]　　[img=452,541]http://www.elecfans.com/upl...
2015-01-22

--BBS主題帖: 賽靈思FPGA全局時鐘網(wǎng)絡(luò)結(jié)構(gòu)詳解

[font=宋體, arial]在 Xilinx 系列 FPGA 產(chǎn)品中，全局時鐘網(wǎng)絡(luò)是一種全局布線資源，它可以保證時鐘信號到達(dá)各個目標(biāo)邏輯單元的時延基本相同。其時鐘分配樹結(jié)構(gòu)如圖1所示。[/font] [font=宋體, arial]　　針對不同類型的器件，Xilinx公司提供的全局時鐘網(wǎng)絡(luò)在數(shù)量、性能等方面略有區(qū)別，下面以Virtex-4...
2015-01-22

--BBS主題帖: FPGA設(shè)計小Tips：如何正確使用FPGA的時鐘資源（3）

[font=宋體, Georgia, verdana, serif]圖 3顯示了Virtex-6FPGA中的MMCM原語。各個端口的詳細(xì)介紹請參閱Virtex-6FPGA時鐘資源用戶指南(UG362，2.1版本)。圖 4顯示了賽靈思7系列FPGA中的MMCM原語，有關(guān)詳細(xì)介紹請參閱7系列FPGA時鐘資源用戶指南(UG472，1.5版本)。[/font] [img=550,514]http://www.21ic....
2015-01-22

--BBS主題帖: FPGA設(shè)計小Tips：如何正確使用FPGA的時鐘資源（2）

[font=宋體, Georgia, verdana, serif][b]相位匹配時鐘分頻器[/b][/font] [font=宋體, Georgia, verdana, serif]設(shè)計人員可使用相位匹配時鐘分頻器(PMCD)來生成相位匹配的分頻輸入時鐘信號。這與分頻時鐘的DCM頻率綜合相似。PMCD還能生成設(shè)計中相位匹配但有延遲的時鐘信號。在后一種情況下，PCMD能夠在...
2015-01-22

--BBS主題帖: FPGA設(shè)計小Tips：如何正確使用FPGA的時鐘資源

[font=宋體, Georgia, verdana, serif]把握DCM、PLL、PMCD和MMCM知識是穩(wěn)健可靠的時鐘設(shè)計策略的基礎(chǔ)。賽靈思在其[b][url=http://www.21ic.com/eda/]FPGA[/url][/b]中提供了豐富的時鐘資源，大多數(shù)設(shè)計人員在他們的FPGA設(shè)計中或多或少都會用到。不過對FPGA設(shè)計新手來說，什么時候用DCM、PLL、PMCD和MMC...
2015-01-22

--BBS主題帖: 基于安森美半導(dǎo)體的反激/升壓穩(wěn)壓器電信及醫(yī)療電源應(yīng)用方案

[font=宋體, arial]如今，電信及網(wǎng)絡(luò)等應(yīng)用中廣泛采用分布式電源架構(gòu)，使電源供應(yīng)盡可能地貼近負(fù)載，從而為系統(tǒng)中的不同負(fù)載供電，并提供更高的可靠性、靈活性及散熱性能。安森美半導(dǎo)體為這些應(yīng)用提供寬廣范圍的分布式電源方案，其中既包括隔離型方案，也包括非隔離方案。[/font] [font=宋體, arial]　...
2015-01-22

--BBS主題帖: FPGA設(shè)計的驗證技術(shù)及應(yīng)用原則

[font=微軟雅黑,]隨著FPGA器件體積和復(fù)雜性的不斷增加，設(shè)計工程師越來越需要有效的驗證方。時序仿真可以是一種能發(fā)現(xiàn)最多問題的驗證方法，但對許多設(shè)計來說，它常常是最困難和費(fèi)時的方法之一。過去，采用標(biāo)準(zhǔn)臺式計算機(jī)的時序仿真是以小時或分鐘計算的，但現(xiàn)在對某些項目來說，在要求采用高性能64位服...
2015-01-21

--BBS主題帖: 基于賽靈思（xilinx）Virtex-5的音視頻監(jiān)視系統(tǒng)設(shè)計

[font=微軟雅黑,]本文探討在Virtex-5 FPGA中實(shí)現(xiàn)設(shè)計的一些難題，然后用一個項目作為示范來詳解充分利用其功能集的技法。設(shè)計過程包括幾個步驟，從針對應(yīng)用選擇適合的Virtex-5開始。為便于本文敘述，我們假定IP模塊已經(jīng)過匯編，并且已經(jīng)就緒備用或已經(jīng)用CORE Generator生成。[/font] [font=微軟雅黑,]...
2015-01-21

--BBS主題帖: RocketIO及其在高速數(shù)據(jù)傳輸中的應(yīng)用

[font=微軟雅黑,]在高速電路系統(tǒng)設(shè)計中，差分串行通信方式正在取代并行總線方式，以滿足系統(tǒng)對高帶寬數(shù)據(jù)通信的需求。RocketIO是Virtex2 Pro以上系列中集成的專用高速串行數(shù)據(jù)收發(fā)模塊，可用于實(shí)現(xiàn)吉比特的數(shù)據(jù)傳輸，適用于多種高速數(shù)據(jù)傳輸協(xié)議。依據(jù)實(shí)際工程應(yīng)用需求，提出了基于RocketIO的高速串行...
2015-01-21

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