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↓在 論壇帖子 中搜索到 1148 條關于“PLD”的信息，用時:0.006 sec.

--BBS主題帖: 基于PSoC 4的無傳感器BLDC控制

[font=Arial, Helvetica, sans-serif, 宋體][b]關鍵字：PSoC 4 無傳感器 BLDC 過零點檢測 [/b][/font] [font=Arial, Helvetica, sans-serif, 宋體][i]摘要：本文介紹了基于Cypress新一代可編程片上系統芯片PSoC 4的[b]無傳感器[/b]BLDC控制方案。通過PSoC 4內部的模擬多路選擇器，比較器模塊及...
2014-10-10

--BBS主題帖: FPGA的基本知識

[font=微軟雅黑,]建立時間和保持時間[/font] [img]http://www.fpga.com.cn/advance/glitch/giltch1.jpg[/img][color=#2e2e2e][font=微軟雅黑,]圖1 建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持...
2014-10-10

--BBS主題帖: FPGA設計原則與常用思想

[color=#2e2e2e][font=微軟雅黑,]FPGA/CPLD 的設計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串并轉換、流水線操作和數據接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設計工作，將取得事半功倍的效果...
2014-10-10

--BBS主題帖: FPGA的時鐘

[color=#2e2e2e][font=微軟雅黑,]無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現的任何數字設計，為了成功地操作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導致錯誤的行為，并且調試困難、花銷很大。在設計PLD/FPGA時通常采用幾種時鐘類型。時鐘可...
2014-10-10

--BBS主題帖: 可編程邏輯器件的劃分

[color=#2e2e2e][font=微軟雅黑,]PLD:與陣列和或陣列是它的基本組成部分。通過對與、或陣列的編程實現所需的邏輯功能。PLD的分類方法有多種：按照PLD的門電路的集成度，可以分為低密度和高密度器件。1000門以下的為低密度，例如PROM、PLA和GAL等。1000門以上的為高密度，例如CPLD、FPGA. 按照PLD中的與...
2014-10-10

--BBS主題帖: 組合邏輯設計中的毛刺現象

[font=微軟雅黑,]和所有的數字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現會影響電路工作的穩定性，可靠性，嚴重時會導致整個數字系統的誤動作和邏輯紊亂。[/font] [font=微軟雅黑,]信號在FPGA器件中通過邏輯單元連線時，一定存在延時。延時的大小不僅和連線的長短和邏輯單元的數目有關，而且也...
2014-10-10

--BBS主題帖: 關于IC Design很好的文章

[color=#000][font=Arial,]當你坐在計算機旁工作或在網上沖浪，當你打開電視機欣賞節目，當你在川流不息的人群中拿起無繩電話，當你的VCD或DVD正在播放驚心動魄的hoolywood 電影. ......你可知道在這些和我們的生活和工作如此密切相關的產品中有多少IC（大規模[/font][/color][url=http://www.eechina....
2014-10-10

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