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應(yīng)用開發(fā)

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↓在 論壇帖子 中搜索到 939 條關(guān)于“DCM”的信息，用時(shí):0.006 sec.

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載22：混合模式時(shí)鐘管理器（MMCM）

[font=微軟雅黑,]5.1.3 混合模式時(shí)鐘管理器（MMCM）[/font] [font=微軟雅黑,]除了豐富的時(shí)鐘網(wǎng)絡(luò)以外，Xilinx還提供了強(qiáng)大的時(shí)鐘管理功能，提供更多更靈活的時(shí)鐘。Xilinx在時(shí)鐘管理上不斷改進(jìn)，從Virtex-4的純數(shù)字管理單元DCM，發(fā)展到Virtex-5CMT（包含PLL），再到Virtex-6基于PLL的新型混合模式時(shí)鐘管...
2014-10-28

--BBS主題帖: 賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

[color=#2e2e2e][font=微軟雅黑,]這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。[/font][/color] [font=微軟雅黑,]可靠性 [/font][color=#2e2e2e][font=微軟雅黑,]**為時(shí)鐘信號(hào)選用全局時(shí)鐘緩...
2014-10-23

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載42：PlanAhead進(jìn)行I/O規(guī)劃

[font=微軟雅黑,]九、分配高速收發(fā)器和時(shí)鐘邏輯可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead，然后在PlanAhead 中完成關(guān)鍵時(shí)鐘，以及相關(guān)聯(lián)的I/O 端口的分配。例如: PlanAhead 可以對(duì)某些邏輯進(jìn)行分組，像高速收發(fā)器（Gigbit Transceiver，簡稱GT），以及相關(guān)聯(lián)的I/O 對(duì)，再對(duì)這些分組進(jìn)行邏輯位置的規(guī)劃、端...
2014-10-23

--BBS主題帖: 《Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）》連載44：PlanAhead進(jìn)行布局規(guī)劃

[font=微軟雅黑,]10.6 應(yīng)用PlanAhead 進(jìn)行布局規(guī)劃 FloorPlanning 工具是PlanAhead 的一個(gè)組成部分，用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析，首先找到設(shè)計(jì)中的時(shí)序問題或者擁塞的問題，然后再通過使用PloorPlanning 約束，以指導(dǎo)實(shí)現(xiàn)工具產(chǎn)生更優(yōu)的結(jié)果。例如，使用LOC 約束可以將Pblock（Phisical Block Regio...
2014-10-23

--BBS主題帖: 賽靈思（Xilinx） FPGA用戶約束文件的分類和語法說明--轉(zhuǎn)自xilinx ISE 開發(fā)指南

[font=微軟雅黑,]FPGA設(shè)計(jì)中的約束文件有3類：用戶設(shè)計(jì)文件（.UCF文件）、網(wǎng)表約束文件（.NCF文件）以及物理約束文件（.PCF文件），可以完成時(shí)序約束、管腳約束以及區(qū)域約束。3類約束文件的關(guān)系為：用戶在設(shè)計(jì)輸入階段編寫UCF文件，然后UCF文件和設(shè)計(jì)綜合后生成NCF文件，最后再經(jīng)過實(shí)現(xiàn)后生成PCF 文件。...
2014-10-23

--BBS主題帖: 賽靈思（Xilinx） FPGA用戶約束文件的分類和語法說明--轉(zhuǎn)自xilinx ISE 開發(fā)指南

[font=微軟雅黑,]FPGA設(shè)計(jì)中的約束文件有3類：用戶設(shè)計(jì)文件（.UCF文件）、網(wǎng)表約束文件（.NCF文件）以及物理約束文件（.PCF文件），可以完成時(shí)序約束、管腳約束以及區(qū)域約束。3類約束文件的關(guān)系為：用戶在設(shè)計(jì)輸入階段編寫UCF文件，然后UCF文件和設(shè)計(jì)綜合后生成NCF文件，最后再經(jīng)過實(shí)現(xiàn)后生成PCF 文件。...
2014-10-23

--BBS主題帖: Xilinx FPGA嵌入式開發(fā)（二）—XPS中的時(shí)鐘模塊和復(fù)位模塊

[color=#2e2e2e][font=微軟雅黑,]Clock Generator模塊：[/font][/color] [font=微軟雅黑,]端口說明：[/font][color=#2e2e2e][font=微軟雅黑,]CLKIN為外部輸入時(shí)鐘，如果是外部差分時(shí)鐘信號(hào)，在MHS文件的PORT行指定*_p、*_n管腳均為同樣的Net，如dcm_clk_s，差分極性分別指定正負(fù)即可。CLKFBIN為DCM的C...
2014-10-23

--BBS主題帖: ISE約束文件的基本操作

[font=微軟雅黑,]1．約束文件的概念FPGA設(shè)計(jì)中的約束文件有3類：用戶設(shè)計(jì)文件（.UCF文件）、網(wǎng)表約束文件（.NCF文件）以及物理約束文件（.PCF文件），可以完成時(shí)序約束、管腳約束以及區(qū)域約束。3類約束文件的關(guān)系為：用戶在設(shè)計(jì)輸入階段編寫UCF文件，然后UCF文件和設(shè)計(jì)綜合后生成NCF文件，最后再經(jīng)過實(shí)...
2014-10-20

--BBS主題帖: ISE約束文件*.ucf的寫法

[font=微軟雅黑,]之前一直相不明白，為什么從官網(wǎng)下載的AC97的IP不能跑起來，整個(gè)IP就像空殼一樣，bit_clk輸進(jìn)去，沒有任何信號(hào)輸出來。從IP的RTL來看，即使是IP不連到CPU的BUS上，只要是綜合進(jìn)FPGA了，當(dāng)BIT_CLK信號(hào)輸進(jìn)IP時(shí)，SD_OUT,SYNC就應(yīng)該有數(shù)據(jù)和信號(hào)輸出，但奇怪的是，它們不是為高就是為低，...
2014-10-20

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