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應(yīng)用開發(fā)

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↓在 論壇帖子 中搜索到 8054 條關(guān)于“Xilinx”的信息，用時(shí):0.011 sec.

--BBS主題帖: Xilinx學(xué)習(xí)筆記之二---- 數(shù)碼管的動(dòng)態(tài)顯示

下圖左為筆者所用的數(shù)碼管的原理圖，為8段共陰極數(shù)碼管，4位位選信號(hào)，一般而言，數(shù)碼管顯示方式有兩種：靜態(tài)顯示，動(dòng)態(tài)顯示。靜態(tài)顯示原理比較簡(jiǎn)單，送數(shù)據(jù)，送片選信號(hào)即可，而動(dòng)態(tài)顯示則比較復(fù)雜，需要不停的刷新，同時(shí)需要特別強(qiáng)調(diào)的一點(diǎn)的是刷新頻率, 這個(gè)真的非常重要。[img=400,387]http://xili...
2014-02-19

--BBS主題帖: Xilinx Zynq-7000如何保護(hù)客戶的知識(shí)產(chǎn)權(quán)

[font=Arial][size=12px]Xilinx Zynq-7000內(nèi)含AES-256解密引擎和HMAC認(rèn)證引擎，并支持Secure Boot啟動(dòng)方式，用于保護(hù)客戶的設(shè)計(jì)(包括軟件的二進(jìn)制可執(zhí)行代碼，數(shù)據(jù)以及FPGA的bitstream編程文件)不被竊取和使用。[/size][/font] [font=Arial][size=12px]客戶在完成設(shè)計(jì)后，可以使用Xilinx ISE軟件為設(shè)...
2014-02-19

--BBS主題帖: 采用 Xilinx Zynq SoC 為云計(jì)算提速

[color=#333333]流視頻、社交網(wǎng)絡(luò)和云計(jì)算等新興 Web 應(yīng)用亟需能容納數(shù)千臺(tái)服務(wù)器的倉(cāng)庫(kù)規(guī)模的數(shù)據(jù)中心。在數(shù)據(jù)中心和其它計(jì)算機(jī)集群中，用于處理大數(shù)據(jù)集的主要編程框架之一即為 MapReduce 框架 [1]。MapReduce 是一種運(yùn)用大量節(jié)點(diǎn)來處理大數(shù)據(jù)集的編程模型。用戶負(fù)責(zé)設(shè)定“Map”和“Reduce”功能，然...
2014-02-19

--BBS主題帖: xilinx和altera的fpga的不同之處！----如果不知道，你將為之付出代價(jià)！ --轉(zhuǎn)載

本人從2004年接觸fpga開始，至今已經(jīng)8年了。開發(fā)過altera的flex系列和cyclone3系列；開發(fā)過xilinx的vii和v5系列。下面談?wù)劚救藢?duì)二者的一些不同，以便引起開發(fā)者對(duì)一些細(xì)節(jié)上的注意，免得為之付出代價(jià)，再走彎路！（1）altera的任意一個(gè)管腳都可以連接到這樣的sig信號(hào)上always @ (posedge(sig)) ...
2014-02-19

--BBS主題帖: Xilinx FPGA 嵌入式系統(tǒng)程序引導(dǎo)和啟動(dòng)的流程---參加年度達(dá)人

這篇blog想弄清楚FPGA上電配置后程序引導(dǎo)和啟動(dòng)的整個(gè)流程是怎么樣的，不是談?wù)撊绾尉帉慴ootloader。 [b]主題的引出[/b] 本人創(chuàng)建了一個(gè)基于MicroBlaze的嵌入式系統(tǒng)（類似于如圖1所示，當(dāng)然沒有圖1那么復(fù)雜）。片上BRAM僅僅是64KB，而本人生成的程序鏡像有2MB多，所以這樣的話，程序鏡像不能跟用于配...
2014-02-19

--BBS主題帖: 在Modelsim中添加賽靈思（Xilinx）仿真庫(kù)的技巧

不少朋友在剛接觸賽靈思Xilinx的FPGA時(shí)，對(duì)仿真庫(kù)的編譯和使用不是很了解，而官方的說明也不是很詳細(xì)，而且看起來有些費(fèi)勁，這里Craftor給出在Modelsim中編譯和使用Xilinx庫(kù)的詳細(xì)教程，PDF版，希望對(duì)大家有所幫助。
2014-02-19

--BBS主題帖: ADI針對(duì)Xilinx FPGA的解決方案手冊(cè)

ADI針對(duì)Xilinx FPGA的解決方案手冊(cè)
2014-02-19

--BBS主題帖: Xilinx FPGA普通IO作PLL時(shí)鐘輸入

[b]在xilinx ZC7020的片子上做的實(shí)驗(yàn);[/b] [b][結(jié)論][/b] 普通IO不能直接作PLL的時(shí)鐘輸入,專用時(shí)鐘管腳可以; 普通IO可以通過BUFG再連到PLL的時(shí)鐘輸入上,但要修改PLL的設(shè)置 input clk的選項(xiàng)中要選擇"No Buffer"; 具體內(nèi)部布局分配可以通過 Xilinx的FPGA Editor來查看, ZYNQ的時(shí)鐘管理也和之前的片子...
2014-02-19

--BBS主題帖: Xilinx ISE Black Box使用

正常的Xilinx設(shè)計(jì)，無(wú)論里面是否調(diào)用了IP核，可以封裝成和普通的IP核一樣的形式。由NGC網(wǎng)表文件和一個(gè)標(biāo)有頂層模塊輸入輸出的wrapper文件組成。在新的設(shè)計(jì)調(diào)用此生成的IP核的時(shí)候，只要將wrapper實(shí)例化即可。Translate的時(shí)候會(huì)自動(dòng)替換成ngc文件。Ngc文件內(nèi)包含了一些初始化內(nèi)容，包括通過coe文件初始化...
2014-02-19

--BBS主題帖: Xilinx FPGA配置的一些細(xì)節(jié)

[b]0 參考資料[/b] (1) Xilinx: Development System Reference Guide. dev.pdf, v10.1 在Xilinx的doc目錄下有。 (2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005 在Xilinx網(wǎng)站上有，鏈接 [url=http://www.xilinx.com/bvdocs/appnotes/xapp138.pdf][col...
2014-02-19

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