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↓在 論壇帖子 中搜索到 13595 條關(guān)于“PCB”的信息，用時(shí):0.009 sec.

--BBS主題帖: 輕松了解通過PCB設(shè)計(jì)解決電源模塊散熱問題的玄機(jī)

[font=宋體, arial]計(jì)算中忽略這些材料，只使用銅來確定通孔的熱阻。 [align=center]　　[img=238,42]http://www.elecfans.com/uploads/allimg/150820/1432152Y2-6.jpg[/img][/align] 　　式2是計(jì)算圓柱形管熱阻的公式。　　式2：計(jì)算圓柱形管熱阻　　變量l是圓柱形管的長度，k是導(dǎo)熱系數(shù)，r1是較...
2015-08-26

--BBS主題帖: 如何選擇高頻器件功分器和耦合器的PCB材料

[font=微軟雅黑, Tahoma,]功分器和合路器是最常用/最常見的高頻器件，對(duì)于耦合器例如定向耦合器來說也是如此。這些器件用于功分、合路、耦合來自天線或系統(tǒng)內(nèi)部的高頻能量，且損耗和泄露很小。PCB板材的選擇對(duì)于這些器件實(shí)現(xiàn)所預(yù)想的性能來講是一個(gè)關(guān)鍵因素。當(dāng)設(shè)計(jì)和加工功分器/合路器/耦合器時(shí)，理解...
2015-08-23

--BBS主題帖: 對(duì)設(shè)計(jì)PCB時(shí)的抗靜電放電方法簡單介紹

[font=微軟雅黑, Tahoma,]在PCB板的設(shè)計(jì)當(dāng)中，可以通過分層、恰當(dāng)?shù)牟季植季€和安裝實(shí)現(xiàn)PCB的抗ESD設(shè)計(jì)。通過調(diào)整PCB布局布線，能夠很好地防范ESD.盡可能使用多層PCB，相對(duì)于雙面PCB而言，地平面和電源平面，以及排列緊密的信號(hào)線-地線間距能夠減小共模阻抗和感性耦合，使之達(dá)到雙面PCB的1/10到1/100.對(duì)...
2015-08-23

--BBS主題帖: PCB設(shè)計(jì)后期檢查的幾大要素

[font=微軟雅黑, Tahoma,]當(dāng)一塊PCB板完成了布局布線，又檢查連通性和間距都沒有報(bào)錯(cuò)的情況下，一塊PCB是不是就完成了呢？答案當(dāng)然是否定。很多初學(xué)者也包括一些有經(jīng)驗(yàn)的工程師，由于時(shí)間緊或者不耐煩亦或者過于自信，往往草草了事，忽略了后期檢查。結(jié)果出現(xiàn)了一些很基本的BUG，比如線寬不夠，元件標(biāo)號(hào)...
2015-08-23

--BBS主題帖: PCB設(shè)計(jì)中的高頻電路布線技巧

[color=#333333][font=微軟雅黑, Tahoma,]高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須，也是降低干擾的有效手段。在PCB Layout階段，合理的選擇一定層數(shù)的印制板尺寸，能充分利用中間層來設(shè)置屏蔽，更好地實(shí)現(xiàn)就近接地，并有效地降低寄生電感和縮短信號(hào)的傳輸長度，同時(shí)還能大幅度地...
2015-08-23

--BBS主題帖: 淺談PCB電磁場求解方法及仿真軟件

[font=微軟雅黑, Tahoma,][size=14px]商業(yè)化的射頻EDA軟件于上世紀(jì)90年代大量的涌現(xiàn)，EDA是計(jì)算電磁學(xué)和數(shù)學(xué)分析研究成果計(jì)算機(jī)化的產(chǎn)物，其集計(jì)算電磁學(xué)、數(shù)學(xué)分析、虛擬實(shí)驗(yàn)方法為一體，通過仿真的方法可以預(yù)期實(shí)驗(yàn)的結(jié)果，得到直接直觀的數(shù)據(jù)。“興森科技-安捷倫聯(lián)合實(shí)驗(yàn)室”經(jīng)常會(huì)接到客戶咨詢，如...
2015-08-23

--BBS主題帖: PCB板的ESD

[font=微軟雅黑, Tahoma,]最近在做電子產(chǎn)品的ESD測(cè)試，從不同的產(chǎn)品的測(cè)試結(jié)果發(fā)現(xiàn)，這個(gè)ESD是一項(xiàng)很重要的測(cè)試：如果電路板設(shè)計(jì)的不好，當(dāng)引入靜電后，會(huì)引起產(chǎn)品的死機(jī)甚至是元器件的損壞。以前只注意到ESD會(huì)損壞元器件，沒有想到，對(duì)于電子產(chǎn)品也要引起足夠的重視。[/font] [font=微軟雅黑, Tahoma...
2015-08-23

--BBS主題帖: 小間距QFN封裝PCB設(shè)計(jì)串?dāng)_抑制分析

[font=微軟雅黑, Tahoma,][b]一、引言[/b] 隨著電路設(shè)計(jì)高速高密的發(fā)展趨勢(shì)，QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應(yīng)用。由小間距QFN封裝的器件引入的PCB走線扇出區(qū)域的串?dāng)_問題也隨著傳輸速率的升高而越來越突出。對(duì)于8Gbps及以上的高速應(yīng)用更應(yīng)該注意避免此類問題，為高速數(shù)字傳輸鏈路提供更多...
2015-08-23

--BBS主題帖: 針對(duì)DDR2-800和DDR3的PCB信號(hào)完整性設(shè)計(jì)（2）

trombone線的時(shí)延是受到其并行走線之間的耦合而影響，一種在不需要提高其間距的情況下，并且能降低耦合的程度的方法是采用saw tooth線。顯然，saw tooth線比trombone線具有更好的效果，但是，它需要更多的空間。由于各種可能造成時(shí)延不同的原因，所以，在實(shí)際的設(shè)計(jì)時(shí)，要借助于CAD工具進(jìn)行嚴(yán)格的計(jì)算，...
2015-08-21

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