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↓在 論壇帖子 中搜索到 939 條關于“DCM”的信息，用時:0.003 sec.

--BBS回帖(查看原帖)

DCM帶任意移相輸出端口的
2006-07-21

--BBS回帖(查看原帖)

謝謝版主的回答，我想我開始沒有表述清楚，我知道DCM也和其他IP和一樣需要例化來實現上層的調用，但是DLL好像比較特殊，它就像一些簡單的邏輯門一樣只要在頂層文件中例化就行，呵呵。同時真心期望用過DLL的高手們幫小弟一下忙！
2006-06-28

--BBS回帖(查看原帖)

高端芯片的DCM核使用前一樣需要例化； DLL在高版本ise(忘記是幾版以后了)中就不支持了；在軟件不支持的情況下，我也搞不太清楚需要怎么做，希望這樣用過的高手來指點一下；至于reset腳之類的，如果不需要也不能為空，你給它個常數就好了，比如1或者0；
2006-06-28

--BBS主題帖: 關于DLL例化的問題

我此前發了一個帖子，得到了斑竹的熱力支持，心中大喜！現在又有麻煩了！呵呵！我使用的是spartanII芯片，這里不像更高端的芯片有DCM核，這里的DLL需要例化。但是具體怎么例化還不是太清楚。我照著xilinx給出的標準模式寫了一個DLL模塊，程序如下： module DLL (CLKIN, RESET, CLK0, CLKDV, LOCKED); ...
2006-06-28

--BBS回帖(查看原帖)

是的，我是在synplify單獨建立的工程，現在又出現新問題了，郁悶！我生成了一個asynchronous fifo的IP核，把它的VHDL源碼加到synplify工程中，就不行了。我單獨給這個文件建立一個synplify工程，編譯都通不過。在ISE中單獨編譯這個文件也通不過，但是在ISE工程中再添加一個頂層文件，卻能實例化該文件。...
2006-06-27

--BBS主題帖: 用synplify綜合xilinx的IP核，再用ISE implement就出錯了

library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.library UNISIM;use UNISIM.VComponents.all; entity flash is ...
2006-06-23

--BBS回帖(查看原帖)

分析：二個dcm輸出的時鐘之間的時間差在相位的調節粒度，我認為在30-50ps量級。寄存器之間信號傳送的時間至少0.5n量級。這些應當是器件設計公司考慮好的情況。供參考 ceco
2006-05-25

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