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↓在 論壇帖子 中搜索到 8054 條關于“Xilinx”的信息，用時:0.006 sec.

--BBS主題帖: 基于Xilinx PCI Express Core的高速DMA讀寫設計

[font=微軟雅黑,][color=#0000C6]摘要：本設計在基于Xilinx Virtex-6 FPGA內嵌PCI Express Core的基礎上，實現了由PCI Express板卡主動發起的DMA讀寫，可完成PC和PCI Express板卡之間數據的高速傳輸。該設計已經在Xilinx評估板ML605上完成調試驗證，DMA寫內存速度穩定可達1 520 MB/s，滿足了高速存儲系...
2015-02-27

--BBS主題帖: Xilinx采用最新SDNet環境實現“軟”定義網絡

[font=微軟雅黑,][color=#FF8000]作者：Mike Santarini 賽靈思公司 Xcel雜志發行人 [email=mike.santarini@xilinx.com]mike.santarini@xilinx.com[/email][/color][/font] [font=微軟雅黑,][color=#0000C6]利用賽靈思技術，設計團隊現在能在芯片上構建線路卡，并根據其特定網絡服務和應用定制硬件。...
2015-02-27

--BBS主題帖: 在Multisim環境中對Xilinx 可編程邏輯設備進行編程

[font=微軟雅黑,]Multisim 11.0.1軟件進一步提升了可編程邏輯器件（PLD）原理圖設計仿真與硬件實現一體化融合的性能。這個最新版本的Multisim使您能夠在Multisim設計環境下，直接對您的Xilinx邏輯器件進行編程。這將使得理論概念與硬件實現之間的關系從未變得如此簡單。[/font] [font=微軟雅黑,]Multi...
2015-02-27

--BBS主題帖: 基于xilinx-zynq的嵌入式開發流程總結

[img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201303/3794-7632-1362555222_7ea93959.jpg[/img] [font=微軟雅黑,]附：[/font] [font=微軟雅黑,]1、關于各軟件的聯合使用[/font] [font=微軟雅黑,]注意到一個事情：在我們開發時是從planahead新建工程，需要到XPS中搭建嵌入式硬件架構...
2015-02-27

--BBS主題帖: Xilinx 7系列FPGA使用之CLB探索（一）

[font=微軟雅黑,]7系列FPGA是Xilinx新推出的基于28nm工藝的FPGA，其中包含三個系列：Artix、Kintex和Virtex。因項目要使用kintex7為平臺做設計，需要對其內部結構做了研究，首先從CLB（Configurable Logic Block）開始：[/font] [font=微軟雅黑,]CLB構成了Kintex7主要邏輯單元，其中包含2個Slice，并且...
2015-02-27

--BBS主題帖: Xilinx 7系列FPGA使用之CLB探索（三）之多路復用器

[font=微軟雅黑,]最近有幸與Xilinx的FAE交流了一次，收益頗多，其中講到了Xilinx FPGA的內部結構，進一步加深了我對FPGA的認識。在Xilinx 7系列FPGA使用之CLB探索和（續）Xilinx 7系列FPGA使用之CLB探索中學習了CLB結構，竟然忽略了一個重要結構：多路復用器(multiplexer)，在一個Slice中包含有三個多路...
2015-02-27

--BBS主題帖: Xilinx 7系列FPGA使用之CLB探索（二）

[font=微軟雅黑,]在Xilinx 7系列FPGA使用之CLB探索中研究了CLB的結構，并主要講述了SLICEM擴展移位寄存器的使用。另外SLICEM還可擴展成分布式RAM，此處就補上對分布式RAM使用的說明。[/font] [font=微軟雅黑,]首先概括一下1個SLICEM可擴展的分布式RAM的所有形式： • Single-Port 32 x 1-bit RA...
2015-02-27

--BBS主題帖: Xilinx中EDK里面自定制用戶IP的生成步驟

[font=微軟雅黑,]1、這里第一步首是Create templates for new peripheral,一步一步按next生成兩個可修改的程序模板（一個總線接口程序，一個用戶程序），再修改程序后接著進入如下這個界面導入。 [/font] [img]http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201308/4505-9220-1.png[/img] [...
2015-02-27

--BBS主題帖: Xilinx ISE Black Box使用

[font=微軟雅黑,]正常的Xilinx設計，無論里面是否調用了IP核，可以封裝成和普通的IP核一樣的形式。由NGC網表文件和一個標有頂層模塊輸入輸出的wrapper文件組成。在新的設計調用此生成的IP核的時候，只要將wrapper實例化即可。Translate的時候會自動替換成ngc文件。Ngc文件內包含了一些初始化內容，包括...
2015-02-27

--BBS主題帖: Xilinx FPGA普通IO作PLL時鐘輸入

[font=微軟雅黑,]在xilinx ZC7020的片子上做的實驗;[/font] [font=微軟雅黑,][結論][/font] [font=微軟雅黑,]普通IO不能直接作PLL的時鐘輸入,專用時鐘管腳可以;[/font] [font=微軟雅黑,]普通IO可以通過BUFG再連到PLL的時鐘輸入上,但要修改PLL的設置 input clk的選項中要選擇"No Buffer";[/font] [f...
2015-02-27

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