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↓在 論壇帖子 中搜索到 33 條關于“XilinxFPGA”的信息，用時:0.002 sec.

--BBS主題帖: 基于CPLD控制的聲信號發射系統設計

[b]1 引言[/b] [color=#333333][font=微軟雅黑, Tahoma,]　　在水下通信系統中，低功耗的聲信號發射電路設計對系統的作用距離遠近及其精確度起著關鍵性的作用。介紹了一種利用CPLD控制的波形存儲方法，可以實現頻分和碼分兩種復用方式下的聲信號發射。經過多次實驗驗證，該系統具有可行性。此外，...
2015-09-24

--BBS主題帖: 視頻監控系統中基于FPGA的視頻處理

[color=#333333][font=微軟雅黑, Tahoma,] 在視頻監控系統中，視頻信號由多個攝像機生成。FPGA從視頻解碼器接收ITU-RBT656格式的數字視頻，然后將經過處理的視頻輸出到監視器進行顯示，同時將其輸出到數字媒體處理器或DSP進行壓縮后存入硬盤。 [/font][/color] [color=#333333][font=微軟雅黑, Ta...
2015-08-23

--BBS主題帖: 利用XilinxFPGA和分解器數字轉換器簡化角度測量

[font=微軟雅黑,][color=#0000C6]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機械。[/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@rcilab.i...
2015-02-27

--BBS主題帖: 利用XilinxFPGA和分解器數字轉換器簡化角度測量

[font=微軟雅黑,][color=#0000C6]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機械。[/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@rcilab.i...
2014-07-31

--BBS主題帖: 利用XilinxFPGA和分解器數字轉換器簡化角度測量

[font=微軟雅黑,][color=#0000C6][b]角度傳感器在與FPGA 正確配合下能夠幫助工程師打造出無與倫比的機械。[/b][/color][/font] [font=微軟雅黑,][color=#FF8000]作者：N. N. Murty Scientist “F” S. B. Gayen Scientist “F” Manish Nalamwar Scientist “D” [email=nalamwar.manishkumar@r...
2014-07-30

--BBS主題帖: [原創]求XilinxFPGA各類下載方式的區別

Xilinx系列的FPGA有很多下載方式，對于各種下載方式有什么區別呢？在硬件設計上的區分，多余設定的硬件工作模式，可以選擇不同的下載方式嗎？對于同一種模式，并口下載方式和USB下載方式有區別嗎？期待高手解答。
2008-04-21

--BBS主題帖: 求助：關于xilinxfpga的全局時鐘問題

大家好，我想請教一下關于全局時鐘的問題：1、通過ise的ip core生成一個輸入為50MHz，輸出為150MHz的時鐘，這個模塊的輸出是clkfx_out，我在頂層模塊中調用這個全局時鐘生成模塊，使glaobal_clk<=clkfx_out，用global _clk作為其它模塊的輸入時鐘信號。大家認為我的全局時鐘生成方法對嗎？2、如果以...
2007-12-14

--BBS主題帖: 求助：關于xilinxFPGA的時鐘問題

大家好，我現在有幾個問題要請教一下：1、我是用ise自帶的ip core generation 產生的一個輸入時鐘50M，再倍頻到150M的時鐘信號clkfx的模塊，再作為一個實例在頂層模塊中聲明調用，來產生全局時鐘clk，但是通過modelsim仿真時不能仿真，我不知道大家是不是也是這么做的？通過ip core產生的時鐘能否用mod...
2007-12-13

--BBS主題帖: 請教XilinxFPGA VIRTEXIIPro DCM時鐘的問題！！

我現在做一個設計。現在已經到了綜合和FPGA驗證的關鍵時候了。出現了一些問題，請大家幫忙。綜合之后，出現了一下的問題。時鐘信號比邏輯設計當中SDRAM 的CS_控制信號往后推了大概2.5個ns，導致所用的SDRAM不能正常工作。以前做行為仿真的時候，時鐘信號的上升...
2005-11-24

--BBS主題帖: 關于XilinxFPGA VIRTEXIIPro DCM時鐘的問題！！[求助]

我現在做一個設計。現在已經到了綜合和FPGA驗證的關鍵時候了。出現了一些問題，請大家幫忙。綜合之后，出現了一下的問題。時鐘信號比邏輯設計當中SDRAM 的CS_控制信號往后推了大概2.5個ns，導致所用的SDRAM不能正常工作。以前做行為仿真的時候，時鐘信號的上升沿在CS_前1ns處，我用的時鐘頻率是33MHz。...
2005-11-21

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