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↓在 博客日志 中搜索到 185 條關于“VCO”的信息，用時:0.002 sec.

利用頻域時鐘抖動分析加快設計驗證過程

簡介　　　　隨著數據速率的提高，時鐘抖動分析的需求也在與日俱增。在高速串行數據鏈路中，時鐘抖動會影響發射機、傳輸線和接收機的數據抖動。保證時鐘質量的測量也在不斷發展。目前的重點是針對比特誤碼率，在時鐘性能和系統性能之間建立直接聯系。我們將探討參考時鐘的作用和時鐘抖動對數據抖動的影...
2012-05-02

基于SystemView仿真的數字頻率合成器

從20世紀30年代開始頻率合成技術被人們認識，70多年來，頻率合成技術有了較大的發展。頻率合成是以一個或幾個頻率為基礎，進行加、減、乘、除四則算術運算，合成出新的頻率的一門技術。隨著現代通信技術的迅速發展，雷達、宇航和遙控遙測技術的不斷前進，越來越需要高頻率穩定度、高頻譜純度、頻率范圍...
2012-04-12

設計一個支持多標準的Σ-Δ頻率綜合器

頻率綜合器是無線系統中的基本構建模塊。市場壓力推動頻率綜合器往更高集成度的方向發展，以支持多種無線標準。但是，每個無線標準都要求專用的晶體參考頻率和特定的信道間隔。整數N頻率綜合器具有可以支持多標準的小頻率步長，但它的相位噪聲很高。幸運的是，盡管Σ-Δ分數N頻率綜合器將引入帶外量化噪聲...
2012-04-10

設計一個可靠的WCDMA收發機時鐘分配方案

時鐘分頻器件可產生主時鐘的多個副本，并將它們分配給多個集成電路。時鐘分頻器件的輸入為單端或差分時鐘信號，輸出為經過分頻或延遲的多個單端或差分時鐘信號。通常使用一個低相位噪聲晶體振蕩器(XO)來驅動時鐘分頻器件，然后將這種晶振的正弦輸出轉化成方波或脈沖序列。時鐘抖動是由輸入參考時...
2012-04-10

選擇LDO的方法

在選擇低壓降線性調節器(LDO)時，需要考慮的基本問題包括輸入電壓范圍、預期輸出電壓、負載電流范圍以及其封裝的功耗能力。但是，便攜式應用需要考慮更多問題。接地電流或靜態電流(IGND或IQ)、電源波紋抑止比(PSRR)、噪聲與封裝大小通常是為便攜式應用決定最佳LDO選擇的要素。輸入、輸出以及降低電壓選...
2012-04-09

利用Fast SPICE應對模擬/混合電路仿真挑戰

如今，涉及模擬和數模混合電路的SoC設計日益增多。由于電路規模增大和復雜度提高，傳統的SPICE仿真器已不能滿足設計需求。而采用電路分割、多速率仿真、改進的器件模型等技術的Fast SPICE仿真器突破了傳統SPICE工具的容量和速度限制。此文主要討論目前復雜模擬和數模混合電路仿真面臨的主要挑戰，以及如...
2012-04-09

用模擬/混合信號設計自動化技術應對SoC設計挑戰

處理器、顯示技術、壓縮算法和無線數據通信等眾多領域的進步正在造就新一代具有豐富功能的消費類電子產品。為了在這個誘人的市場取得成功，制造商們需要新的設計方法，使他們能夠以更快的速度向市場推出更多功能、更低成本和更低功耗的產品。下一代消費類媒體產品的最大設計挑戰是如何設計低功耗的模擬...
2012-04-09

分數N PLL相位誤差產生機理及性能分析

分數N鎖相環(PLL)在每個遞增時間都將產生一個相位誤差，該相位誤差將反過來產生尖峰干擾。本文分析了分數N PLL相位誤差產生機理，詳細介紹了采用Σ-Δ補償降低相位誤差的方法以及與整數N PLL的性能比較。理論上，分數N PLL相對于整數N PLL具有很多優勢，分數N PLL可以改善相位噪聲、降低尖峰電平以及更佳...
2012-04-09

一種基于鎖相環的時鐘系統設計

本文介紹了一種基于CMOS工藝的高性能處理器時鐘系統設計，設計頻率為200MHz，VCO的相位噪聲為-110dBC/Hz@100kHz。作者詳細分析了鎖相環路的結構及組成，并介紹了消除噪聲的設計方法。鎖相環廣泛應用于時鐘系統設計中，其中包括相位同步以及時鐘倍頻等應用。通常，當芯片工作頻率高于一定頻率時，就需要...
2012-04-09

平面和全三維EM仿真工具薈萃

電磁(EM)仿真軟件如今不再是奢侈品，而是所有實際高頻設計中的基本工具。過去幾年，市場上商用化電磁仿真軟件的數量穩步增長，這為射頻/微波設計工程師提供了前所未有的眾多的EM仿真器選擇，包括用于平面以及全三維結構分析的軟件。這些EM工具中的大多數都可以無縫地鏈接到其它計算機輔助設計工具，如線...
2012-04-07

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