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應(yīng)用開發(fā)

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量產(chǎn)發(fā)售全系列Stratix IV FPGA

Altera公司日前宣布，開始量產(chǎn)發(fā)售40-nm Stratix® IV FPGA系列密度最大的器件。Stratix IV E EP4SE820具有820K邏輯單元(LE)，非常適合需要高密度、高性能和低功耗FPGA的各類高端應(yīng)用，包括ASIC原型開發(fā)和仿真、無線、固網(wǎng)、軍事、計(jì)算機(jī)和存儲(chǔ)應(yīng)用等。此次發(fā)布后，Altera高端40-nm Stratix IV FPG...
2012-04-18

基于FPGA的多種分頻設(shè)計(jì)與實(shí)現(xiàn)

0 引言分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，...
2012-04-17

基于FPGA+PCI的并行計(jì)算平臺(tái)實(shí)現(xiàn)

當(dāng)前對(duì)于各種加密算法．除了有針對(duì)性的破解算法，最基本的思想就是窮舉密鑰進(jìn)行匹配，通常稱為暴力破解算法。由于暴力破解算法包含密鑰個(gè)數(shù)較多，遍歷的時(shí)間超過實(shí)際可接受的范圍。如果計(jì)算速度提高到足夠快。這種遍歷的算法因結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)便而具有實(shí)際應(yīng)用的前景。　　PCI總線(外設(shè)互聯(lián)總線)與傳統(tǒng)的總線...
2012-04-17

基于Stratix系列FPGA的FFT模塊設(shè)計(jì)與實(shí)現(xiàn)

摘要：主要介紹基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的微波接力通信中FFT模塊的設(shè)計(jì)與實(shí)現(xiàn)方案。提出一種全并行流水結(jié)構(gòu)，采用新一代大容量的高速Stratix系列FPGA可以在N個(gè)系統(tǒng)時(shí)鐘之內(nèi)完成N點(diǎn)的FFT，性能穩(wěn)定、運(yùn)算速度快，完全能滿足信號(hào)實(shí)時(shí)處理的要求。關(guān)鍵詞：FFT；Starix；FPGA：全并行流水方式：設(shè)計(jì)&nbs...
2012-04-17

基于FPGA的SOC系統(tǒng)中的串口設(shè)計(jì)

1　概述　　在基于FPGA的SOC設(shè)計(jì)中,常使用串口作為通信接口,但直接用FPGA進(jìn)行串口通信數(shù)據(jù)的處理是比較繁雜的,特別是直接使用FPGA進(jìn)行串口通信的協(xié)議的解釋和數(shù)據(jù)打包等處理,將會(huì)消耗大量的FPGA硬件資源。　　為簡(jiǎn)化設(shè)計(jì),降低硬件資源開銷,可以在FPGA中利用IP核實(shí)現(xiàn)的嵌入式微處理器來對(duì)串口數(shù)據(jù)進(jìn)行處...
2012-04-17

數(shù)字匹配濾波器的優(yōu)化設(shè)計(jì)與FPGA實(shí)現(xiàn)

摘要：介紹在直接序列擴(kuò)頻通信中應(yīng)用數(shù)字匹配濾波器實(shí)現(xiàn)m序列同步，分析其具體結(jié)構(gòu)，詳細(xì)討論了其基于FPGA(現(xiàn)場(chǎng)可編程門陣列)的性能優(yōu)化。結(jié)果表明，數(shù)字匹配濾波器用FPGA實(shí)現(xiàn)時(shí)，能夠大大減少資源占用，并提高工作效率。關(guān)鍵詞：FPGA；數(shù)字匹配濾波器；直接序列擴(kuò)頻1 引言在通信系...
2012-04-16

基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)

假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號(hào)經(jīng)過數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當(dāng)一幀圖像接收完畢時(shí)，內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對(duì)應(yīng)的微鏡運(yùn)動(dòng)，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動(dòng)電壓不...
2012-04-16

基于SRAM編程技術(shù)的PLD核心可重構(gòu)電路結(jié)構(gòu)設(shè)計(jì)

摘要：CPLD相對(duì)于FPGA更適合實(shí)現(xiàn)時(shí)序邏輯較少而組合邏輯相對(duì)復(fù)雜的功能，比如復(fù)雜的狀態(tài)機(jī)和譯碼電路等。CPLD的EEPROM編程技術(shù)不適合動(dòng)態(tài)可重構(gòu)的應(yīng)用。本文針對(duì) CPLD的核心可編程結(jié)構(gòu)：P-Term和可編程互連線，采用2.5V、0.25μmCMOS工藝設(shè)計(jì)了功能相近的基于SRAM編程技術(shù)的可重構(gòu)電路結(jié)構(gòu)。新的電路結(jié)構(gòu)...
2012-04-16

基于FPGA的二值圖像連通域標(biāo)記快速算法實(shí)現(xiàn)

摘要：針對(duì)高速圖像目標(biāo)實(shí)時(shí)識(shí)別和跟蹤任務(wù)，需要利用系統(tǒng)中有限的硬件資源實(shí)現(xiàn)高速、準(zhǔn)確的二值圖像連通域標(biāo)記，提出了一種適合FPGA實(shí)現(xiàn)的二值圖像連通域標(biāo)記快速算法。算法以快捷、有效的方式識(shí)別、并記錄區(qū)域間復(fù)雜的連通關(guān)系。與傳統(tǒng)的二值圖像標(biāo)記算法相比，該算法具有運(yùn)算簡(jiǎn)單性、規(guī)則性和...
2012-04-16

利用先進(jìn)的FPGA I/O功能降低總體PCB制造成本

本文介紹了利用現(xiàn)代FPGA架構(gòu)的先進(jìn)性能管理PCB復(fù)雜性的新方法，即可以減少PCB布線的擁塞，減少設(shè)計(jì)反復(fù)、重新設(shè)計(jì)的次數(shù)以及削減層和元件的數(shù)量。同時(shí)也概述了利用FPGA的靈活I(lǐng)/O特性降低PCB制造成本的方法。內(nèi)置嵌入式處理器、DSP和存儲(chǔ)器模塊的高端FPGA有替代整個(gè)ASIC的趨勢(shì)。最新的FPGA器...
2012-04-16

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