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↓在 博客日志 中搜索到 101 條關于“FinFET??”的信息，用時:0.003 sec.

研究人員開發出整合III-V族與矽材料的3DFinFET半導體

比利時微電子研究中心(IMEC)宣稱開發出全球首款在300mm晶圓上整合III-V族與矽晶材料的3D FinFET 化合物半導體。IMEC的新制程目標是希望能持續微縮CMOS 至7nm 及其以下，以及實現混合CMOS-RF 與CMOS 光電元件的化合物。隨著晶片微縮即將接近原子級的限制，業界致力于提高晶片性能與降低功耗的...
2013-11-12

臺積電官方公布20/16nm大量細節

臺積電今天公布了20nm、16nm這兩種下代工藝的最新進展，同時第一次公開宣稱其實將它們視為同一代工藝。臺積電的20nm會有兩個版本，包括通用的“CLN20G”，以及面向SoC片上系統的“CLN20SOC”，先行量產的是前者。16nm FinFET目前只有一種“CLN16FF”。相比之下，28nm有四五種之多。臺積電CEO兼董事長張...
2013-10-24

FD-SOI: 下一代NovaThor平臺的助力器

關鍵字：28nm FinFET技術 FD-SOI 全耗盡平面晶體管技術隨著智能手機功能最近不斷升級演化，消費者的期望值日益攀升。速度更快的多核高主頻CPU處理器、令人震撼的3D圖形、全高清多媒體和高速寬帶現已成為高端手機的標配。同時，消費者還期望手機纖薄輕盈，電池續航能力至少...
2013-08-05

如何選擇滿足FPGA設計需求的工藝？

FPGA在系統中表現出的特性是由芯片制造的半導體工藝決定的，當然它們之間的關系比較復雜。過去，在每一節點會改進工藝的各個方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝。現在，情況已不再如此。　　取而代之的是，當今的可編程邏輯供應商必須研究各種工藝選擇，才能滿足采用FPGA的設計的各類...
2013-08-04

加速時序簽收步伐，應對復雜設計挑戰

目前，花費在時序收斂與簽收(Timing closure and signoff)上的時間接近整個設計實現流程時間的40%，復雜設計對實現時序收斂提出了更高的要求。但在Cadence公司芯片實現之簽收與驗證部門，公司副總裁Anirudh Devgan看來，傳統的簽收流程卻沒能跟上這種需求的步伐。為幫助系統級芯片(SoC)開發者加速時序收...
2013-08-01

FPGA工藝選擇的定制方法

關鍵字：FPGA 可編程邏輯 FinFET Stratix V FPGA在系統中表現出的特性是由芯片制造的半導體工藝決定的，當然它們之間的關系比較復雜。過去，在每一節點會改進工藝的各個方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝。現在，情況已不再如此。取而代之的是，當今的可...
2013-07-28

臺積電12寸產能 Q3與Intel并駕齊驅

關鍵字：制程技術 28納米臺積電臺積電在先進制程技術加緊腳步，擴充產能不遺余力，中科Fab15廠房的28納米新一期廠房本月投產，負責20納米的南科Fab14第五、六期陸續裝機，第3季12寸月產能將突破40萬片，與英特爾并駕齊驅。臺積電今年資本支出調高為95億至100億美元后，與英特爾、...
2013-06-03

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